KR20090129527A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것이다. 종래의 반도체 소자 제조 공정에서는 게이트 산화막 구조를 지니고 있으며, 이 구조에서 하부 게이트 산화막이 두껍게 형성될 경우, 이를 보정해 줄 수 있는 공정이 없기 때문에, 고전압 영역의 문턱전압(Vth)이 낮아진다거나 고전압 영역의 포화 드레인 전류가 높아질 수밖에 없다. 이에 본 발명은, 하부 게이트 산화막의 두께 조절 오차를 보정하여 게이트 산화막 구조의 고전압 영역과 저전압 영역의 문턱전압과 포화 드레인 전류를 안정적으로 제어할 수 있는 방안을 제안하고자 한다.
게이트 산화막, 문턱전압, 포화 드레인 전류

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 CMOS(Complementary Metal Oxide Semiconductor)의 고전압 영역과 저전압 영역별 문턱전압(Vth : threshold voltage) 형성을 위한 하부 게이트 옥사이드의 두께 조절 오차를 보정하는데 적합한 반도체 소자 제조 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화 기술에 의해 로직 트랜지스터 내 아날로그 캐패시터 등이 함께 집적화된 임베디드(embeded) 반도체 소자가 연구/개발되어 제품으로 사용되고 있다.
로직 트랜지스터(예컨대, CMOS 로직)와 집적화된 아날로그 캐패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal) 형태가 주로 사용된다. 이러한 PIP 또는 MIM 캐패시터는 MOS형 캐패시터나 정션 캐패시터와는 달리 바이어스에 독립적이므로 절밀성이 요구된다. 이 중에서도 PIP 캐패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부 전극과 상부 전극이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정 없이 게이트 전극 제조 공정시 PIP 캐패시터의 전극을 함께 제조하여 공정 마진을 높인다.
한편, CMOS 로직에서는 고전압 영역(High Voltage area)과 저전압 영역(Low Voltage area)별로 문턱전압(threshold voltage)을 다르게 조절하기 위하여 듀얼 게이트(dual gate) 방식을 주로 사용한다. 이 방식은 고전압 영역에 대해서만 하부 게이트 산화막(bottom gate oxide)을 형성하여 문턱전압(Vth)을 높이는 방식이다.
이에 대해 도 1을 참조하여 상세하게 설명하기로 한다.
도 1은 종래의 반도체 소자 제조 방법이 적용되는 게이트 산화막 구조를 예시한 단면도이다.
도 1에 도시한 바와 같이, STI(Shallow Trench Isolation) 등의 소자 분리 공정을 통해 반도체 기판(100a, 100b), 예컨대 실리콘 기판 상에 활성 영역과 소자 분리 영역을 구분하는 소자 분리막(102)을 형성한다.
그리고, 이러한 소자 분리막(102)이 형성된 반도체 기판(100a. 100b)에 대해 하부 게이트 산화막인 제 1 게이트 산화막(104)을 형성한다. 여기서, 도면부호 100a는 반도체 기판의 저전압 영역(코어 영역)이고, 도면부호 100b는 반도체 기판의 고전압 영역(입/출력 영역)이다.
이후, 제 1 게이트 산화막(104) 상부에 포토레지스트 패턴(도시 생략됨)을 형성하여 제 1 게이트 산화막(104)을 식각하는데, 저전압 영역(100a)에 해당하는 제 1 게이트 산화막(104)에 대해서만 부분 식각한다.
이와 같이 부분 식각을 진행한 후에는, 추가적인 게이트 산화막, 즉 제 2 게이트 산화막(106)을 형성한다.
이때, 제 1 게이트 산화막(104)인 하부 게이트 산화막은, 고전압 영역(100a)에서 필요한 문턱전압(Vth)을 형성하기 위한 두께로 산화되어야 하며, 이를 제어하는 것이 공정 과정에서는 매우 중요한데, 그 이유는 문턱전압(Vth)이나 포화 드레인 전류(saturation drain current : Idsat)가 effective TOX에 많은 영향을 받기 때문이다.
도 2a 및 도 2b는 문턱전압과 포화 드레인 전류의 TOX 상관관계를 예시한 그래프이다.
도 2a 및 도 2b에서 알 수 있듯이, 1Å의 변화에도 약 15mV 정도의 문턱전압 변화를 보인다. 그런데 공정 균일성을 1Å까지 관리하기는 쉽지 않은 실정이며, 산화막 형성 후에는 리워크(rework)를 할 수 없기 때문에 이후 공정에서 산화막 두께의 차이에 따라 보정해 줄 수 있는 방법이 있어야 한다.
종래의 반도체 소자 제조 공정에서는, 게이트 산화막 구조를 지니고 있으며, 이 구조에서 하부 게이트 산화막이 두껍게 형성될 경우, 이를 보정해 줄 수 있는 공정이 없기 때문에, 고전압 영역의 문턱전압(Vth)이 낮아진다거나 고전압 영역의 포화 드레인 전류가 높아질 수밖에 없다.
이에 본 발명은, 하부 게이트 산화막의 두께 조절 오차를 보정하여 게이트 산화막 구조의 고전압 영역과 저전압 영역의 문턱전압과 포화 드레인 전류를 안정적으로 제어할 수 있는 방안을 제안하고자 한다.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 저전압 영역과 고전압 영역으로 분리된 반도체 기판 상에 소자 분리막을 형성하는 과정과, 상기 소자 분리막이 형성된 반도체 기판에 대해 제 1 게이트 산화막을 형성하는 과정과, 상기 반도체 기판의 저전압 영역 상의 제 1 게이트 산화막을 부분 식각하는 과정과, 상기 제 1 게이트 산화막이 기설정 두께 이상으로 형성된 경우에 상기 반도체 기판의 저전압 영역을 비정질화 하는 과정과, 상기 제 1 게이트 산화막이 상기 기설정 두께 미만으로 형성된 경우에 상기 반도체 기판의 고전압 영역을 비정질화 하는 과정을 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명에 의하면, 하부 게이트 산화막의 두께 오차에 의한 문턱전압 및 포화 드레인 전류의 변화를 보정해 줌으로써, 보다 안정적인 반도체 소자 제조 환경을 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
실시예의 설명에 앞서, 본 발명의 기술 요지는, 반도체 소자의 게이트 산화막 구조에서, 게이트 산화막을 형성하기 전 하부 구조물을 선택적으로 비정질화하여 하부 게이트 산화막의 두께 조절 오차를 보정하도록 한다는 것으로, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조 방법을 설명하는 공정 단면도이다. 도 3a 내지 도 3f에서 도면부호 300a는 반도체 기판의 고전압 영역이고, 도면부호 300b는 반도체 기판의 저전압 영역을 나타낸다.
먼저 도 3a에 도시한 바와 같이, STI(Shallow Trench Isolation) 등의 소자 분리 공정을 통해 반도체 기판(300a, 300b), 예컨대 실리콘 기판 상에 활성 영역과 소자 분리 영역을 구분하는 소자 분리막(302)을 형성한다.
그리고, 도 3b에서는, 이러한 소자 분리막(302)이 형성된 반도체 기판(300a. 300b)에 대해 하부 게이트 산화막인 제 1 게이트 산화막(304)을 형성한다. 여기 서, 도면부호 300a는 반도체 기판의 저전압 영역(코어 영역)이고, 도면부호 300b는 반도체 기판의 고전압 영역(입/출력 영역)이다.
이후, 도 3c에서는, 제 1 게이트 산화막(304) 상부에 포토레지스트 패턴(도시 생략됨)을 형성하여 제 1 게이트 산화막(304)을 식각하는데, 식각시 저전압 영역(300a)에 해당하는 제 1 게이트 산화막(304)에 대해서만 부분 식각한다. 도 3c에서 도면부호 304'는 이러한 부분 식각 이후의 제 1 게이트 산화막을 나타낸다.
이와 같이 부분 식각을 진행한 후에는, 도 3d에서 도시한 바와 같이 도펀트(dopant), 예컨대 게르마늄(Ge)을 이온주입(ion implantation)하여 하부 구조물, 즉 반도체 기판의 저전압 영역(300b)을 비정질화한다.
이와 같이, 반도체 기판의 저전압 영역(300b)에 대해 비정질화하는 경우는, 하부 게이트 산화막(304')이 두껍게 형성된 경우에 해당된다. 즉, 비정질화된 부분은 그렇지 않은 부분에 비해 산화막을 형성할 때 산화막의 성장속도가 빠르기 때문에, 저전압 영역(300b)을 비정질화하여 저전압 영역(300b)의 게이트 산화막이 더 빠르게 성장되도록 함으로써, 고전압 영역(300a)보다 산화율이 높아지도록 해주어 타겟 오차를 보정하도록 한다. 하부 게이트 산화막의 두꺼운 양만큼 적게 게이트 산화막이 형성되도록 하면, 고전압 영역에서는 타겟과 맞는 effective TOX를 가질 수 있게 되고, 저전압 영역에서는 하부 구조물이 비정질화 되어있기 때문에 게이트 산화량을 줄여도 산화막의 성장속도가 빠르기 때문에 원하는 게이트 산화막 두께를 맞출 수 있게 된다.
반면, 도 3e에서는 반도체 기판의 고전압 영역(300a)에 대해 비정질화하는 데, 이때는 하부 게이트 산화막이 얇게 형성된 경우에 해당된다. 즉, 비정질화된 부분은 그렇지 않은 부분에 비해 산화막을 형성할 때 산화막의 성장속도가 빠르기 때문에, 고전압 영역(300a)을 비정질화하여 고전압 영역의 게이트 산화막이 더 빠르게 성장되도록 함으로써, 저전압 영역(300b)보다 산화율이 높아지도록 해주어 타겟 오차를 보정하도록 한다.
도 3e에서의 비정질화 과정도 상기 도 3d와 마찬가지로 게르마늄(Ge)과 같은 도펀트를 통한 이온주입 공정이 적용될 수 있을 것이다.
이와 같은 반도체 기판(300a)(300b)의 선택적인 비정질화 과정을 진행한 후에는, 추가적인 게이트 산화막, 즉 제 2 게이트 산화막(306)을 형성함으로써, 반도체 소자의 게이트 산화막 구조를 완성한다.
이상 설명한 바와 같이, 본 발명은 하부 게이트 산화막의 두께 조절 오차를 보정하여 게이트 산화막 구조의 고전압 영역과 저전압 영역의 문턱전압과 포화 드레인 전류를 안정적으로 제어할 수 있게 구현한 것이다.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
도 1은 전형적인 반도체 소자 제조 과정을 예시한 공정 단면도,
도 2a 및 도 2b는 문턱전압과 포화 드레인 전류의 TOX 상관관계를 예시한 그래프,
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조 과정을 예시한 공정 단면도.

Claims (4)

  1. 저전압 영역과 고전압 영역으로 분리된 반도체 기판 상에 소자 분리막을 형성하는 과정과,
    상기 소자 분리막이 형성된 반도체 기판에 대해 제 1 게이트 산화막을 형성하는 과정과,
    상기 반도체 기판의 저전압 영역 상의 제 1 게이트 산화막을 부분 식각하는 과정과,
    상기 제 1 게이트 산화막이 기설정 두께 이상으로 형성된 경우에 상기 반도체 기판의 저전압 영역을 비정질화 하는 과정과,
    상기 제 1 게이트 산화막이 상기 기설정 두께 미만으로 형성된 경우에 상기 반도체 기판의 고전압 영역을 비정질화 하는 과정
    을 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 저전압 영역을 비정질화 하는 과정은,
    상기 반도체 기판의 저전압 영역의 게이트 산화막이 더 빠르게 성장되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판의 고전압 영역을 비정질화 하는 과정은,
    상기 반도체 기판의 고전압 영역의 게이트 산화막이 더 빠르게 성장되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 저전압 영역 및 고전압 영역을 비정질화 하는 과정은,
    도펀트를 이온주입하여 상기 반도체 기판의 저전압 영역 또는 고전압 영역을 선택적으로 비정질화하는 것을 특징으로 하는 반도체 소자 제조 방법.
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