KR100701691B1 - 핀 전계 효과 트랜지스터 제조방법 - Google Patents
핀 전계 효과 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR100701691B1 KR100701691B1 KR1020050027947A KR20050027947A KR100701691B1 KR 100701691 B1 KR100701691 B1 KR 100701691B1 KR 1020050027947 A KR1020050027947 A KR 1020050027947A KR 20050027947 A KR20050027947 A KR 20050027947A KR 100701691 B1 KR100701691 B1 KR 100701691B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- substrate
- mask
- depositing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title abstract description 5
- 230000005669 field effect Effects 0.000 title description 3
- 150000004767 nitrides Chemical class 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052796 boron Inorganic materials 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 238000007669 thermal treatment Methods 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 3
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000008021 deposition Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
- B01D—SEPARATION
- B01D35/00—Filtering devices having features not specifically covered by groups B01D24/00 - B01D33/00, or for applications not specifically covered by groups B01D24/00 - B01D33/00; Auxiliary devices for filtration; Filter housing constructions
- B01D35/30—Filter housing constructions
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
- B01D—SEPARATION
- B01D2201/00—Details relating to filtering apparatus
- B01D2201/40—Special measures for connecting different parts of the filter
- B01D2201/4092—Threaded sections, e.g. screw
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 문턱전압을 증가시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. 본 발명은 본 발명은, 반도체 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 기판 상에 액티브 영역의 일부를 가리는 마스크를 형성하는 단계; 상기 마스크를 이용하여 액티브 영역 및 소자분리막을 식각하여 핀(fin)을 형성하는 단계; 상기 핀을 포함한 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 플랫 밴드 전압을 조절하기 위해 N2/He 비율을 조절하여 플라즈마 증착방식으로 질화막을 증착하는 단계; 상기 질화막 손실을 방지하기 위해 기판 결과물을 1차 급속열처리하는 단계; 상기 1차 급속열처리된 플라즈마 질화막 상에 비도핑된 폴리실리콘막을 증착하는 단계; 상기 비도핑된 폴리실리콘막 내에 보론을 이온주입하는 단계; 상기 이온주입된 보론을 활성화 시키고 보론의 확산을 방지하기 위하여 기판결과물을 2차 급속열처리 하는 단계; 상기 2차 급속열처리된 폴리실리콘막 상에 WSix막 및 하드마스크막을 증착하는 단계; 및 상기 하드마스크막, 폴리실리콘막, 질화막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계;를 포함한다.
Description
도 1은 일반적인 핀펫 구조를 도시한 사시도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 10a: 핀
11: 소자분리막 12: 감광막 패턴
13: 게이트 산화막 14: 질화막
15: 폴리실리콘막 16: WSix막
17: 하드마스크막 18: 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 문턱전압을 증가시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 축소됨에 따라 디램 셀 트랜지스터의 문턱전압은 증가하지 않기 때문에 접합 누설 전류는 계속 증가하게 된다. 서브 100㎚ 이하의 게이트 길이에서는 충분한 리프레쉬를 얻기가 힘든 상황으로 평면 액티브 소자는 그 한계에 와 있다.
이를 극복하기 위해 리세스 채널 또는 수직 채널 트랜지스터 등으로 소자의 축소를 유지하면서 셀 트랜지스터의 채널 길이를 증가시키고 있으나, 복잡한 공정 및 전류 감소 등의 단점을 가지고 있다.
소자 축소와 전류 감소 등의 문제점을 해결하기 위해 핀펫(Fin FET)이라는 더블 게이트 구조가 연구되고 있으나, 붕소 아웃 디퓨전(Out diffusion)과 문턱전압 저하 현상이 발생하여 디램 셀 트랜지스터의 요구조건인 오프 전류 스펙(spec)을 만족시키기 위해서는 평면 트랜지스터 대비 2배 이상의 이온주입이 필요하며, 이는 다시 리프레쉬 시간을 감소시킨다.
이를 극복하기 위해 네거티브 워드 라인을 사용하여 낮은 문턱전압 상태를 유지하면서 오프 상태 때에는 VGS=-0.6V를 인가하여 낮은 누설전류를 확보하거나 P+ 게이트 온 P웰 셀 트랜지스터를 만들어 VFB=∼1.0V를 증가시켜 문턱전압을 증가시키는 방법이 제안되고 있다.
그러나 전자는 GIDL 누설전류를 증가시키며, 후자는 너무 높아진 문턱전압 때문에 카운터 도핑 하여야 하는 문제를 가지고 있다.
마지막 방법은 게이트와 기판의 Vfb를 조절하는 것인데, 이는 다이렉트 메탈 게이트를 써야함으로 고온 공정의 디램 공정에는 적용하기 힘들다.
따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 문턱전압을 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해서 본 발명은, 반도체 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 기판 상에 액티브 영역의 일부를 가리는 마스크를 형성하는 단계; 상기 마스크를 이용하여 액티브 영역 및 소자분리막을 식각하여 핀(fin)을 형성하는 단계; 상기 핀을 포함한 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 플랫 밴드 전압을 조절하기 위해 N2/He 비율을 조절하여 플라즈마 증착방식으로 질화막을 증착하는 단계; 상기 질화막 손실을 방지하기 위해 기판 결과물을 1차 급속열처리하는 단계; 상기 1차 급속열처리된 플라즈마 질화막 상에 비도핑된 폴리실리콘막을 증착하는 단계; 상기 비도핑된 폴리실리콘막 내에 보론을 이온주입하는 단계; 상기 이온주입된 보론을 활성화 시키고 보론의 확산을 방지하기 위하여 기판결과물을 2차 급속열처리 하는 단계; 상기 2차 급속열처리된 폴리실리콘막 상에 WSix막 및 하드마스크막을 증착하는 단계; 및 상기 하드마스크막, 폴리실리콘막, 질화막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계;를 포함한다.
상기 플라즈마 방식으로 질화막을 증착하는 단계는 300∼400℃의 온도 및 50∼200mtorr의 압력에서 N2/He 가스를 사용하여 수행한다.
상기 기판 결과물을 1차 및 2차 급속열처리하는 단계는 800∼1000℃의 온도 및 0.5torr Ar 분위기에서 10∼100초간 수행한다.
상기 보론을 이온주입하는 단계는 900∼1000℃의 온도에서 BF2 또는 B를 1e15∼1e16/㎠의 도우즈로 10∼50분 동안 드라이브-아웃(drive-out) 공정을 이용하여 주입한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 1은 일반적인 핀펫 구조를 도시한 사시도이다. 10은 기판, 11은 소자분리막, 10a는 핀, 18은 게이트이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(10) 내에 액티브 영역을 한정하는 소자분리막(11)을 형성한다. 그런다음, 상기 기판 상에 액티브 영역의 일부를 가리는 마스크(12)를 형성한다.
도 2b를 참조하면, 상기 마스크(12)를 이용하여 액티브 영역 및 소자분리막(11)을 식각하여 핀(10a)을 형성한다.
도 2c를 참조하면, 상기 핀(10a)을 포함한 기판 상에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13) 상에 플라즈마 증착방식으로 질화막(14)을 증착한다. 상기 질화막은 300∼400℃의 온도 및 50∼200mtorr의 압력에서 N2/He 가스를 사용하여 증착한다. 여기서, 질화막 증착 시 N2/He의 비율을 조절하여 플랫 밴 드 전압을 조절할 수 있다. N2의 농도를 변경시킴으로써, 포지티브 계면 상태(positive interface state)를 변경하여 핀펫(Fin Fet)의 문턱전압을 증가시킬 수 있다.
그런다음, 상기 질화막 손실을 방지하기 위해 기판 결과물을 1차 급속열처리한다. 상기 1차 급속열처리는 800∼1000℃의 온도 및 0.5torr Ar 분위기에서 10∼100초간 수행한다.
도 2d를 참조하면, 상기 1차 급속열처리된 질화막(14) 상에 비도핑된 폴리실리콘막(15)을 증착하고, 상기 비도핑된 폴리실리콘막(15) 내에 보론을 이온주입한다. 그런 다음, 상기 이온주입된 보론을 활성화 시키고 보론의 확산을 방지하기 위하여 기판결과물을 2차 급속열처리 한다. 상기 2차 급속열처리는 800∼1000℃의 온도 및 0.5torr Ar 분위기에서 10∼100초간 수행한다.
도 2e를 참조하면, 상기 2차 급속열처리된 폴리실리콘막(15) 상에 WSix막(16) 및 하드마스크막(17)을 증착하고, 상기 하드마스크막(17), WSix막(16), 폴리실리콘막(15), 질화막(14) 및 게이트 산화막(13)을 패터닝하여 게이트(18)를 형성한다.
여기서, P+폴리 게이트 피모스의 질화 유도 포지티브 차지를 이용하여 플랫 밴드를 조절함으로써, 문턱전압을 증가시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변 화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이 본 발명은 질화막 증착 후 고온 급속 열처리를 하여 질화막 손실을 방지하며, 폴리실리콘에 이온주입 후 재차 고온 급속열처리를 하여 주입된 붕소의 활성화 및 붕소 확산을 방지할 수 있다. 이렇게 하여 질화막과 폴리실리콘 사이의 계면에서 도너형 계면 상태, 즉 포지티브 차지를 생성시킨다.
이와 같이, 도너 타입 계면 상태의 조절을 통해 플랫 밴드 전압을 조절하여 문턱전압을 증가시킬 수 있다.
Claims (4)
- 반도체 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계;상기 기판 상에 액티브 영역의 일부를 가리는 마스크를 형성하는 단계;상기 마스크를 이용하여 액티브 영역 및 소자분리막을 식각하여 핀(fin)을 형성하는 단계;상기 핀을 포함한 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 플랫 밴드 전압을 조절하기 위해 N2/He 비율을 조절하여 플라즈마 증착방식으로 질화막을 증착하는 단계;상기 질화막 손실을 방지하기 위해 기판 결과물을 1차 급속열처리하는 단계;상기 1차 급속열처리된 플라즈마 질화막 상에 비도핑된 폴리실리콘막을 증착하는 단계;상기 비도핑된 폴리실리콘막 내에 보론을 이온주입하는 단계;상기 이온주입된 보론을 활성화 시키고 보론의 확산을 방지하기 위하여 기판결과물을 2차 급속열처리 하는 단계;상기 2차 급속열처리된 폴리실리콘막 상에 WSix막 및 하드마스크막을 증착하는 단계; 및상기 하드마스크막, 폴리실리콘막, 질화막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 플라즈마 방식으로 질화막을 증착하는 단계는 300∼400℃의 온도 및 50∼200mtorr의 압력에서 N2/He 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 기판 결과물을 1차 및 2차 급속열처리하는 단계는 800∼1000℃의 온도 및 0.5torr Ar 분위기에서 10∼100초간 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 보론을 이온주입하는 단계는 900∼1000℃의 온도에서 BF2 또는 B를 1e15∼1e16/㎠의 도우즈로 10∼50분 동안 드라이브-아웃 공정을 이용하여 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050027947A KR100701691B1 (ko) | 2005-04-04 | 2005-04-04 | 핀 전계 효과 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050027947A KR100701691B1 (ko) | 2005-04-04 | 2005-04-04 | 핀 전계 효과 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060105286A KR20060105286A (ko) | 2006-10-11 |
| KR100701691B1 true KR100701691B1 (ko) | 2007-03-29 |
Family
ID=37635099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050027947A KR100701691B1 (ko) | 2005-04-04 | 2005-04-04 | 핀 전계 효과 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100701691B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955937B1 (ko) * | 2008-01-18 | 2010-05-03 | 주식회사 하이닉스반도체 | 모스펫 소자의 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030091862A (ko) * | 2003-10-17 | 2003-12-03 | 백인복 | 혼합 리소그래피 방법을 이용한 패턴 형성 방법 및 구조형성 방법 |
| KR20050001165A (ko) * | 2003-06-27 | 2005-01-06 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 및 그의 핀 형성방법 |
| KR20050002259A (ko) * | 2003-06-30 | 2005-01-07 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 제조 방법 |
| KR20050017584A (ko) * | 2003-08-14 | 2005-02-22 | 삼성전자주식회사 | 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법 |
-
2005
- 2005-04-04 KR KR1020050027947A patent/KR100701691B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050001165A (ko) * | 2003-06-27 | 2005-01-06 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 및 그의 핀 형성방법 |
| KR20050002259A (ko) * | 2003-06-30 | 2005-01-07 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 제조 방법 |
| KR20050017584A (ko) * | 2003-08-14 | 2005-02-22 | 삼성전자주식회사 | 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법 |
| KR20030091862A (ko) * | 2003-10-17 | 2003-12-03 | 백인복 | 혼합 리소그래피 방법을 이용한 패턴 형성 방법 및 구조형성 방법 |
Non-Patent Citations (4)
| Title |
|---|
| 1020030091862 |
| 1020050001165 |
| 1020050002259 |
| 1020050017584 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060105286A (ko) | 2006-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100642407B1 (ko) | 반도체 메모리 소자의 셀 트랜지스터 제조 방법 | |
| KR19980029024A (ko) | 모스펫 및 그 제조방법 | |
| KR20100056250A (ko) | 듀얼 게이트 반도체 장치의 제조방법 | |
| US6117737A (en) | Reduction of a hot carrier effect by an additional furnace anneal increasing transient enhanced diffusion for devices comprised with low temperature spacers | |
| US6121091A (en) | Reduction of a hot carrier effect phenomena via use of transient enhanced diffusion processes | |
| KR100701691B1 (ko) | 핀 전계 효과 트랜지스터 제조방법 | |
| KR20070001732A (ko) | 게이트-관통 이온주입을 이용한 반도체소자의 제조방법 | |
| JP2010123669A (ja) | 半導体装置およびその製造方法 | |
| KR20050045560A (ko) | 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법 | |
| KR100731105B1 (ko) | 모스 트랜지스터 제조 방법 | |
| KR100916120B1 (ko) | 모스트랜지스터 제조방법 | |
| KR100995330B1 (ko) | 반도체소자의 제조방법 | |
| KR100691009B1 (ko) | 반도체 소자의 제조방법 | |
| JPH04188762A (ja) | 半導体装置の製造方法 | |
| KR940002781B1 (ko) | 곡면 이중 게이트를 갖는 반도체 장치의 제조방법 | |
| KR0127691B1 (ko) | 트랜지스터 및 그 제조 방법 | |
| KR100307540B1 (ko) | 반도체소자의 제조방법 | |
| KR100602317B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| KR100607731B1 (ko) | 반도체 게이트 라인 형성 방법 | |
| KR100477542B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR960015934B1 (ko) | 박막 필름 트랜지스터(tft) 제조방법 | |
| KR20040046165A (ko) | 반도체소자의 게이트 제조방법 | |
| KR100214535B1 (ko) | 엘디디 구조 모스 트랜지스터 제조방법 | |
| KR100618705B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100521437B1 (ko) | 모스 트랜지스터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |