KR20040069859A - 모스 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

모스 트랜지스터 및 그 제조 방법에 관한 것으로, 그 목적은 소형화에 유리하고, 문턱전압 조절의 안정성이 확보하는 것이다. 이를 위해 본 발명에서는, 소자의 활성영역으로 정의한 반도체 기판 상에 보호절연막, 제1다결정실리콘층, 및 보호산화막을 순차적으로 형성하는 단계; 보호산화막 및 제1다결정실리콘층을 선택적으로 식각하여 목적하는 게이트의 폭에 해당하는 소정폭으로 남기는 단계; 게이트를 마스크로 하여 반도체 기판 내에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계; 반도체 기판의 상부 전면에 희생산화막을 형성한 후, 제1다결정실리콘층이 노출될 때까지 화학기계적 연마하여 상면을 평탄화하는 단계; 노출된 제1다결정실리콘 및 보호질화막을 식각하되, 반도체 기판이 소정깊이 식각될 때까지 식각공정을 진행하여 반도체 기판의 상면으로부터 소정깊이 식각된 게이트구를 형성하는 단계; 게이트구를 통해 노출된 반도체 기판 내에 문턱전압 조절을 위한 불순물 이온주입을 수행하는 단계; 게이트구의 내벽에 게이트산화막을 형성하고, 게이트산화막 상에 제2다결정실리콘층을 증착하여 게이트를 형성하는 단계; 희생산화막 및 보호질화막을 제거하는 단계를 포함하여 모스 트랜지스터를 제조한다.

Description

모스 트랜지스터 및 그 제조 방법 {MOS transistor and fabrication method thereof}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 모스 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로 종래 모스 트랜지스터는 필드 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. 이러한 모스 트랜지스터의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되어 소자를 작동시킨다.
도 1은 종래 모스 트랜지스터를 도시한 단면도이며, 여기에는,실리콘웨이퍼(1)의 활성영역(active region) 표면에 소정폭의 게이트 산화막(3)과 게이트 전극으로 사용될 폴리실리콘(3)을 형성하고, 폴리실리콘(3)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 P형 또는 N형 도펀트를 저농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 엘디디(LDD:lightly doped drain)(4)를 형성하며, 폴리실리콘(3)의 양 측벽에 사이드월(side wall)(5)을 형성한 후, 사이드월(5) 및 폴리실리콘(3)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 LDD(4)와 동일한 도전형의 도펀트를 고농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 소스, 드레인(5)을 형성한 것이 도시되어 있다.
그러나, 이러한 구조의 종래 모스 트랜지스터에서는 폴리실리콘(3)으로 게이트를 형성하는데, 이는 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은, 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다.
또한, 실제 모스 트랜지스터 소자에 적용함에 있어서 폴리 실리콘 재질의 게이트는 인, 비소, 및 붕소 등의 도펀트를 함유함으로써 낮은 저항값을 구현하고 있다.
그러나, 모스 트랜지스터 소자가 고집적화되어 갈수록 미세 선폭 상에서 요구하는 저저항을 구현하는 데에는 한계가 있다.
또한, 고집적 모스 트랜지스터 소자에서 요구하는 과도 얕은 접합(ultra shallow junction)을 형성하기가 어려운 문제점이 있다.
따라서, 소형화에 유리한 새로운 구조의 모스 트랜지스터 및 그 제조방법이요구되고 있는 실정이다.
그리고, 종래 모스 트랜지스터 소자에서는 이온주입된 도펀트의 분포 상태가 후속의 소스 및 드레인 형성을 위한 열 확산공정을 거치면서 변하게 되므로 소자의 문턱전압 조절이 안정적이지 못한 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 소형화에 유리한 모스 트랜지스터 구조 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 모스 트랜지스터 소자에 있어서 문턱전압 조절의 안정성을 확보하는 방법을 제공하는 것이다.
도 1은 종래 모스 트랜지스터를 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 모스 트랜지스터 제조 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 소스 및 드레인 영역을 종래에 비해 높은 위치로 형성하고, 또한, 소스 및 드레인 형성 후에, 문턱전압 조절을 위한 이온주입을 수행하는 것을 특징으로 한다.
즉, 본 발명에 따른 모스 트랜지스터 제조 방법은, 소자의 활성영역으로 정의한 반도체 기판 상에 보호절연막, 제1다결정실리콘층, 및 보호산화막을 순차적으로 형성하는 단계; 보호산화막 및 제1다결정실리콘층을 선택적으로 식각하여 목적하는 게이트의 폭에 해당하는 소정폭으로 남기는 단계; 게이트를 마스크로 하여 반도체 기판 내에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계; 반도체 기판의 상부 전면에 희생산화막을 형성한 후, 제1다결정실리콘층이 노출될 때까지 화학기계적 연마하여 상면을 평탄화하는 단계; 노출된 제1다결정실리콘 및 보호질화막을 식각하되, 반도체 기판이 소정깊이 식각될 때까지 식각공정을 진행하여 반도체 기판의 상면으로부터 소정깊이 식각된 게이트구를 형성하는 단계; 게이트구를 통해 노출된 반도체 기판 내에 문턱전압 조절을 위한 불순물 이온주입을 수행하는 단계; 게이트구의 내벽에 게이트산화막을 형성하고, 게이트산화막 상에 제2다결정실리콘층을 증착하여 게이트를 형성하는 단계; 희생산화막 및 보호질화막을 제거하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 모스 트랜지스터 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2g에는 본 발명에 따른 모스 트랜지스터의 단면도가 도시되어 있는데, 이에 도시된 바와 같이, 반도체 기판(11)에는 상면으로부터 소정깊이 식각된 소정폭의 게이트구가 형성되어 있으며, 게이트구 상에 소정 높이로 게이트(22)가 형성되어 있다.
이 때 게이트(22)의 하부에는 게이트산화막(21)이 형성되는 것이 바람직하며, 게이트산화막(21)의 측벽에는 질화막으로 이루어진 사이드월(17)이 형성되어 있다.
게이트구는 반도체 기판(11)의 상면으로부터 200-1000Å의 깊이로 식각되어 형성되는 것이 바람직하다.
게이트구 외방의 반도체 기판(11) 내에는 불순물이 주입된 엘디디 영역(16)과 소스 및 드레인 영역(18)이 형성되어 있는데, 이 때 엘디디 영역(16)과 소스 및 드레인 영역(18)은 게이트(22)의 하면보다 더 높은 위치에 존재하는 것이 특징이다.
그러면, 상술한 구조의 본 발명에 따른 모스 트랜지스터 제조 방법을 도 2a 내지 2g를 참조하여 설명한다.
먼저, 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)의 소정영역을 선택적으로 식각하여 트렌치를 형성하고 트렌치의 내부를 산화막으로 매립하여 필드산화막(12)을 형성하여, 필드산화막(12)을 제외한 나머지 실리콘웨이퍼(11)의 영역을 소자의 활성영역으로 정의한다.
이어서, 필드산화막(12)을 포함하여 실리콘웨이퍼(11)의 상부 전면에 보호질화막(13), 제1다결정실리콘층(14), 보호산화막(15)을 차례로 형성한다.
다음, 도 2b에 도시된 바와 같이, 보호산화막(15) 및 제1다결정실리콘층(14)을 선택적으로 식각하여 목적하는 게이트의 폭에 해당하는 소정폭으로 남기고, 남겨진 소정폭의 보호산화막(15) 및 제1다결정실리콘층(14)을 마스크로 하여 실리콘웨이퍼(11)에 불순물 이온을 저농도로 주입하여 엘디디 영역(16)을 형성한다.
이어서, 보호산화막(15)을 포함한 실리콘웨이퍼(11)의 상부전면에 질화막을 형성한 후, 보호산화막(15)이 노출될 때까지 질화막을 수직식각하여 보호산화막(15) 및 제1다결정실리콘층(14)의 측벽에 남김으로써 질화막으로 이루어진 사이드월(17)을 형성한다.
다음, 보호산화막(15) 및 사이드월(17)을 마스크로 하여 실리콘웨이퍼(11)에 불순물 이온을 고농도로 주입하여 소스 및 드레인 영역(18)을 형성한다.
다음, 도 2c에 도시된 바와 같이, 실리콘웨이퍼(11)의 상부 전면에 희생산화막(19)을 증착한 후, 제1다결정실리콘층(14)이 노출될 때까지 보호산화막(15), 사이드월(17)을 화학기계적 연마하여 보호산화막(15)을 완전히 제거한다.
이 때 보호산화막(15)의 완전한 제거를 위해 희생산화막(19)이 소정두께 제거될 때까지 화학기계적 연마를 진행하는 것이 좋다.
다음, 도 2d에 도시된 바와 같이, 제1다결정실리콘층(14) 및 그 하부의 보호질화막(13)을 습식식각 또는 건식식각 방법으로 완전히 제거하는데, 이 때 실리콘웨이퍼(11)가 소정두께 식각될 때까지 식각을 진행하도록 하여 게이트구를 형성한다.
즉, 식각을 진행할 때 다결정실리콘층(14)을 완전히 제거한 후, 그 하부의 실리콘웨이퍼(11)를 200-1000Å 정도의 두께만큼 더 식각하여 게이트구를 형성하는 것이다.
이어서, 600-800℃의 온도로 열산화공정을 수행하여 게이트구를 통해 노출된 실리콘웨이퍼(11) 상에 약 50-150Å 정도의 두께를 가지는 열산화막(20)을 성장시킨 후, 실리콘웨이퍼(11) 내에 문턱전압을 조절하기 위한 이온주입을 수행한다.
이 때 열산화막(20)을 열성장시키는 것은, 실리콘 기판 식각 시에 발생된 식각 손상을 회복시키고 문턱전압 조절을 위한 이온 주입 시에 실리콘 기판의 손상을 방지하기 위함이다.
또한, 문턱전압 조절을 위한 이온주입 전에 이미 소스 및 드레인 영역(18) 형성을 위한 열확산 공정이 완료된 상태이므로, 문턱전압 조절을 위해 이온주입된 도펀트의 분포가 안정적인 장점이 있다.
다음, 도 2e에 도시된 바와 같이, 열산화막(20)을 습식식각하여 완전히 제거하고, 게이트구의 내벽을 포함하여 사이드월(17) 및 희생산화막(19)의 상부 전면에 게이트산화막(21)을 얇게 증착한 후, 게이트산화막(21) 상에 게이트 역할을 수행할 제2다결정실리콘층(22)을 형성한다.
이와 같이 게이트는 실리콘웨이퍼(11) 상면보다 더 낮은 위치에 형성되기 때문에, 결과적으로 소스 및 드레인 영역(18)은 종래에 비해 상대적으로 높은 위치에 존재하게 된다.
다음, 도 2f에 도시된 바와 같이, 사이드월(17) 및 희생산화막(19)이 노출될 때까지 제2다결정실리콘층(22)을 화학기계적 연마하여 상면을 평탄화시킨다.
다음, 도 2g에 도시된 바와 같이, 희생산화막(19)을 습식식각하여 완전히 제거한 후, 보호질화막(13)을 건식식각하여 완전히 제거함으로써, 본 발명에 따른 모스 트랜지스터 제조를 완료한다.
상술한 바와 같이, 본 발명에서는 소스 및 드레인 영역을 종래에 비해 높은 위치로 형성하기 때문에, 고집적 모스 트랜지스터 소자에서 요구하는 과도 얕은 접합을 형성할 수 있는 등, 소자의 고집적화 추세에 따라 소형화되는 모스 트랜지스터를 용이하게 제조할 수 있는 효과가 있다.
특히, 종래 방법으로 제조할 수 없을 만큼 소형화된 미세 소자를 제조할 수 있는 효과가 있다.
또한, 소스 및 드레인 형성 후에, 문턱전압 조절을 위한 이온주입을 수행하므로, 문턱전압 조절을 위해 이온주입된 도펀트의 분포가 안정적인 효과가 있다.

Claims (11)

  1. 상면으로부터 소정깊이 식각된 소정폭의 게이트구를 포함하는 반도체 기판;
    상기 게이트구 상에 소정 높이로 형성된 게이트; 및
    상기 게이트구 외방의 상기 반도체 기판 내에 형성되어 상면이 상기 게이트의 하면보다 더 높은 위치에 존재하고 불순물 이온이 주입된 소스 및 드레인 영역
    를 포함하는 것을 특징으로 하는 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트의 하부에 형성된 게이트산화막을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  3. 제 2 항에 있어서,
    상기 게이트구는 상기 반도체 기판의 상면으로부터 200-1000Å의 깊이로 식각되어 형성된 것을 특징으로 하는 모스 트랜지스터.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 게이트의 측벽에 형성되고 질화막으로 이루어진 사이드월과;
    상기 게이트구 외방의 상기 반도체 기판 내에 불순물 이온이 저농도로 주입된 엘디디 영역을 더 포함하고,
    상기 소스 및 드레인 영역은 상기 사이드월의 외방에 형성되고 상기 엘디디 영역에 비해 불순물 이온이 고농도로 주입된 것을 특징으로 하는 모스 트랜지스터.
  5. 소자의 활성영역으로 정의한 반도체 기판 상에 보호절연막, 제1다결정실리콘층, 및 보호산화막을 순차적으로 형성하는 단계;
    상기 보호산화막 및 제1다결정실리콘층을 선택적으로 식각하여 목적하는 게이트의 폭에 해당하는 소정폭으로 남기는 단계;
    상기 게이트를 마스크로 하여 상기 반도체 기판 내에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계;
    상기 반도체 기판의 상부 전면에 희생산화막을 형성한 후, 상기 제1다결정실리콘층이 노출될 때까지 화학기계적 연마하여 상면을 평탄화하는 단계;
    상기 노출된 제1다결정실리콘 및 보호질화막을 식각하되, 상기 반도체 기판이 소정깊이 식각될 때까지 식각공정을 진행하여 상기 반도체 기판의 상면으로부터 소정깊이 식각된 게이트구를 형성하는 단계;
    상기 게이트구를 통해 노출된 반도체 기판 내에 문턱전압 조절을 위한 불순물 이온주입을 수행하는 단계;
    상기 게이트구의 내벽에 게이트산화막을 형성하고, 상기 게이트산화막 상에 제2다결정실리콘층을 증착하여 게이트를 형성하는 단계;
    상기 희생산화막 및 보호질화막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트를 마스크로 하여 상기 반도체 기판 내에 불순물 이온을 주입할 때에는 저농도로 이온 주입하여 엘디디 영역을 형성하고, 상기 보호산화막 및 제1다결정실리콘층의 측벽에 사이드월을 형성한 후, 상기 사이드월 및 게이트를 마스크로 하여 상기 반도체 기판 내에 불순물 이온을 고농도로 주입하여 소스 및 드레인 영역을 형성하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1다결정실리콘층이 노출될 때까지 상기 희생산화막을 화학기계적 연마하여 상면을 평탄화하는 단계에서는, 상기 제1다결정실리콘층이 소정두께 제거될 때까지 화학기계적 연마하여 상기 보호산화막을 완전히 제거하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  8. 제 7 항에 있어서,
    상기 게이트구를 형성하는 단계에서는, 상기 반도체 기판을 상면으로부터 200-1000Å의 깊이로 식각하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  9. 제 8 항에 있어서,
    상기 문턱전압 조절을 위한 불순물 이온주입을 수행하는 단계 이전에, 상기게이트구를 통해 노출된 반도체 기판 내에 열산화막을 50-150Å의 두께로 열성장시키고, 상기 문턱전압 조절을 위한 불순물 이온주입을 수행한 후, 상기 열산화막을 습식식각하여 제거하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  10. 제 11 항에 있어서,
    상기 게이트산화막 및 게이트 형성단계에서는, 상기 게이트구의 내벽을 포함하여 상기 사이드월 및 희생산화막의 상부전면에 게이트산화막을 형성하고, 상기 게이트산화막 상에 제2다결정실리콘층을 증착한 다음, 상기 희생산화막이 노출될 때까지 화학기계적 연마하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  11. 제 5 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기 희생산화막은 습식식각으로 제거하고 상기 보호질화막은 건식식각으로 제거하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
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