JP2004039849A

JP2004039849A - 半導体集積回路装置の製造方法

Info

Publication number: JP2004039849A
Application number: JP2002194571A
Authority: JP
Inventors: Toshihiro Goto; 後藤　年宏
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-07-03
Filing date: 2002-07-03
Publication date: 2004-02-05

Abstract

【課題】ＭＩＳＦＥＴの各不純物領域の濃度プロファイルを制御し、ＭＩＳＦＥＴの特性を向上させる。
【解決手段】半導体基板１上に、熱酸化でゲート酸化膜８を形成し、その上部の多結晶シリコン膜９をドライエッチングすることによりゲート電極Ｇを形成した後、基板１の上部から基板１のｐ型ウエル３にホウ素（Ｂ、ｐ型不純物）を注入し、チャネル不純物領域ＣＨおよびポケット領域ＰＫを形成する。このように、ゲート電極Ｇの段差を利用して、ゲート電極Ｇ下およびその両側に、それぞれチャネル不純物領域ＣＨおよびポケット領域ＰＫを形成することができ、また、これらの領域の濃度プロファイルを制御することができる。
【選択図】　　図６

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＭＩＳＦＥＴの特性を向上させるため、ソース、ドレイン領域をＬＤＤ（Ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　Ｄｒａｉｎ）構造としたＭＩＳＦＥＴが広く適用されている。
【０００３】
一方、半導体集積回路装置の微細化に伴い、ゲート電極の幅が小さくなると、ソース、ドレイン領域からの空乏層がゲート電極の下部領域まで延びて、閾値電位が低下する、また、パンチスルー現象が起きる等の問題（短チャネル効果）が生じている。
【０００４】
【発明が解決しようとする課題】
本発明者は、半導体集積回路装置の研究・開発に従事しており、特にＭＩＳＦＥＴの特性を向上させるため、種々の検討を行っている。
【０００５】
例えば、発明者の検討しているＭＩＳＦＥＴにおいては、ＭＩＳＦＥＴのゲート電極下には、チャネルインプラにより半導体領域が形成され、また、ゲート電極の両端には、このチャネルインプラと逆導電型の不純物で構成されるエクステンションと呼ばれる不純物領域が形成される。また、このエクステンションのゲート電極側の端部下には、この領域を囲むように、ポケット領域（ハロー領域）が形成され、前述の短チャネル効果の低減を図っている。このポケット領域は、チェネルインプラと同じ導電型の不純物で構成される。
【０００６】
このように、ＭＩＳＦＥＴの微細なゲート電極の下部には、複雑に不純物領域が形成されており、また、不純物の導電型も様々である。
【０００７】
従って、その形成方法によってはお互いに不純物がうち消し合い、所望の濃度の不純物領域が形成することができず、ＭＩＳＦＥＴの特性を維持できないといった問題が生じる。
【０００８】
本発明の目的は、ＭＩＳＦＥＴの各不純物領域やその形成方法を工夫することによりＭＩＳＦＥＴの特性を向上させる技術を提供することにある。
【０００９】
本発明の他の目的は、ＭＩＳＦＥＴの各不純物領域の濃度プロファイルを制御することによりＭＩＳＦＥＴの特性を向上させる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板主表面に、ゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パターニングすることによりゲート電極を形成する工程と、（ｃ）前記（ｂ）工程の後、前記半導体基板上から第１導電型の不純物を注入することにより、前記ゲート電極の下部に不純物領域を形成する工程と、（ｄ）前記ゲート電極の両側に第２導電型の不純物を注入することによって、ソース、ドレイン領域を形成する工程と、を有するものである。
【００１３】
また、本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板主表面に、ゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パターニングすることによりゲート電極を形成する工程と、（ｃ）前記ゲート電極の両側に第１導電型の不純物を注入することによって、第１の不純物領域を形成する工程と、を有する半導体集積回路装置の製造方法であって、（ｄ）前記（ｂ）工程の後、前記半導体基板上から前記第１導電型と逆導電型である第２導電型の不純物を注入することにより、前記ゲート電極の下部に第２の不純物領域を形成し、前記第１の不純物領域の前記ゲート電極側の端部を覆う第３の不純物領域を形成する工程、を有するものである。
【００１４】
前記導電性膜は、例えば、多結晶シリコン膜である。また、前記（ｄ）工程の第２導電型の不純物の注入を、斜めインプラで行うことが可能である。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態の半導体集積回路装置の製造方法を図１〜図８を用いて工程順に説明する。なお、図１〜図８は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００１７】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に「基板」という）１に素子分離２を形成する。
【００１８】
この素子分離２を形成するには、まず素子分離領域の基板１をエッチングして溝を形成した後、基板１を熱酸化することによって、溝の内壁に薄い酸化シリコン膜を形成する。次に、溝の内部を含む基板１上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜７を堆積し、溝の上部の酸化シリコン膜７をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で研磨してその表面を平坦化する。
【００１９】
なお、素子分離（酸化シリコン膜７）２の表面は、その後の表面酸化やエッチングにより除々に後退し、素子形成領域との間で段差が生じる（リセス現象）。
【００２０】
次に、図２に示すように、基板１にｐ型不純物（例えばホウ素）を、２００ｋｅＶで、１．５×１０^１３ｃｍ^−２程度、１２０ｋｅＶで、５×１０^１２ｃｍ^−２程度および５０ｋｅＶで、３×１０^１２ｃｍ^−２程度イオン打ち込みし、熱処理で不純物を拡散させることによって、基板１にｐ型ウエル（ＷＥＬＬ）３を形成する。なお、ホウ素に加えフッ化ホウ素イオンを注入してもよい。また、同様に、ｎ型不純物（例えばリン）を種々の濃度およびエネルギーでイオン打ち込みし、ｎ型ウエル４を形成する。
【００２１】
次に、図３に示すように、フッ酸系の洗浄液を用いて基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に薄いゲート酸化膜（ゲート絶縁膜）８を形成する。
【００２２】
次に、図４に示すように、ゲート酸化膜８の上部に膜厚２００ｎｍ程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。次いで、多結晶シリコン膜９の上部にＣＶＤ法で窒化シリコン膜１０を堆積する。
【００２３】
次に、レジスト膜（図示せず）をマスクにして窒化シリコン膜１０をドライエッチングし、レジスト膜を除去した後、多結晶シリコン膜９をドライエッチングすることによりゲート電極Ｇを形成する。その後、ゲート電極Ｇ上の窒化シリコン膜１０をエッチングにより除去する。
【００２４】
次に、基板１（多結晶シリコン膜９）の上部から基板１のｐ型ウエル３にホウ素（Ｂ、ｐ型不純物）を、８０ｋｅＶで、３．６×１０^１２ｃｍ^−２程度で注入する。
【００２５】
その結果、図５に示すように、チャネル不純物領域ＣＨおよびポケット領域ＰＫが形成される。このチャネル不純物領域ＣＨの不純物濃度によってＭＩＳＦＥＴの閾値を調整することができる。また、同様に、ｎ型不純物を所定の濃度およびエネルギーで注入し、ｎ型ウエル４にもｎ型のチャネル不純物領域ＣＨおよびポケット領域ＰＫを形成する。
【００２６】
次いで、図６に示すように、ｐ型ウエル３のゲート電極Ｇの両側にヒ素（Ａｓ、ｎ型不純物）を、２０ｋｅＶ、３×１０^１４程度、注入することによりｎ⁻型半導体領域（エクステンション）１２を形成する。このｎ⁻型半導体領域（エクステンション）１２はポケット領域ＰＫによって囲まれる。このポケット領域ＰＫによって、ソース、ドレイン領域からの空乏層の広がりを抑え、短チャネル効果を低減することができる。また、同様に、ｎ型ウエル４のゲート電極Ｇの両側にｐ型不純物を注入し、ｐ⁻型半導体領域（エクステンション）１３を形成する。
【００２７】
次に、図７に示すように、基板１上にＣＶＤ法で窒化シリコン膜１４を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサＳＷを形成する。
【００２８】
次に、ｐ型ウエル３上のゲート電極Ｇの両側にヒ素を注入し、熱拡散させることによってｎ^＋型半導体領域１５（ソース、ドレイン）を形成する。また、ｎ型ウエル４上のゲート電極Ｇの両側にフッ化ホウ素を注入し、熱拡散させることによってｐ^＋型半導体領域１６（ソース、ドレイン）を形成する。前記熱拡散は、同時に行っても良い。
【００２９】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレイン（ｎ⁻型半導体領域、ｎ^＋型半導体領域、ｐ⁻型半導体領域およびｐ^＋型半導体領域）を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される（図８）。
【００３０】
ここで、ｎ⁻型半導体領域（エクステンション）１２やｐ⁻型半導体領域（エクステンション）１３のゲート電極側の端部は、ポケット領域ＰＫによって囲まれている。
【００３１】
この後、これらのＭＩＳＦＥＴ上に酸化シリコン膜等よりなる層間絶縁膜や配線が形成されるがこれらの図示およびその形成工程の詳細な説明については、省略する。
【００３２】
このように、本実施の形態においては、ゲート電極下のチャネルインプラを、ゲート電極を介して行うことにより、ゲート電極下の不純物濃度を濃くでき、また、不純物濃度のばらつきを低減できる。
【００３３】
また、本実施の形態によれば、前記チャネルインプラとポケット領域のインプラとを兼ねることができるので、製造工程の短縮化を図ることができる。
【００３４】
また、例えば、熱酸化膜よりなるゲート絶縁膜の形成前に、チャネルインプラを行った場合には、熱酸化により不純物のプロファイルが変化し、所望の濃度となるよう制御することが困難である。
【００３５】
図１０〜図１２に、チャネルインプラ→ゲート酸化膜形成→ゲート電極形成→ポケット領域形成の順でＭＩＳＦＥＴを製造した場合（ａ）と、本実施の形態（ゲート酸化膜形成→ゲート電極形成→チャネルインプラおよびポケット領域形成）の製造工程でＭＩＳＦＥＴを形成した場合（ｂ）の不純物濃度のシュミレーション結果を示す。なお、図９は、図８のｎチャネル型ＭＩＳＦＥＴＱｎ近傍の部分拡大図である。
【００３６】
図１０は、エクステンション領域のゲート電極側の端部、即ち、図９のＡ−Ａ部（エクステンション領域およびその周囲のポケット領域）近傍の不純物濃度と基板表面からの深さとの関係を示したものである。なお、グラフＣおよびグラフＣ’は、エクステンション領域の不純物濃度を示す。また、縦軸（Ｃｏｎｃｅｎｔｒａｔｉｏｎ）は、不純物濃度（ａｔｏｍｓ／ｃｍ^２）、横軸（ｄｅｐｔｈ）は、基板表面からの深さ（μｍ）を示す（図１１についても同じ）。また、例えば、１Ｅ＋１７とは、１×１０^１７を示す。
【００３７】
前記（ａ）の場合は、グラフａに示すように、エクステンション領域（ＮＭ層）下における不純物濃度の変化が大きくまた、グラフｂの場合より基板表面付近の濃度が大きくなっている。従って、その後に形成されるエクステンション領域の不純物濃度に影響を与える。また、グラフａの場合は、エクステンション領域下における不純物濃度が大きいため、エクステンション領域とポケット領域との接合耐圧が小さくなり、リーク電流が大きくなる。
【００３８】
これに対し、グラフｂの場合は、不純物濃度の均一性が図れ、また、エクステンション領域とポケット領域との接合耐圧を確保することができる。
【００３９】
図１１は、ゲート電極下、即ち、図９のＢ−Ｂ部近傍の不純物濃度と基板表面からの深さとの関係を示したものである。
【００４０】
前記（ａ）の場合は、グラフａに示すように、ゲート電極下における不純物濃度の変化が大きい。なお、このデータは、チャネルインプラ直後のシュミレーション結果であり、前記（ａ）の場合は、インプラ後にゲート絶縁膜の熱酸化工程が存在するため、この濃度プロファイルはさらに熱酸化によって変動するものと考えられる。特に、不純物の熱拡散によって、基板表面の濃度が小さくなると考えられる（図中の矢印部）。また、前述したリセス現象が生じている場合、素子分離２との境界部分（ＳＧＩ端）の素子形成領域には、不純物が注入され難い。従って、かかる部分の不純物濃度がさらに低下し、素子分離機能を確保できなくなる。その結果、リーク電流（スタンバイ電流）が増加する恐れがある。
【００４１】
これに対し、グラフｂの場合は、不純物濃度の均一性が図れ、その後に、ゲート酸化膜の熱処理工程がないため、かかる処理による不純物濃度の変化を防止することができる。その結果、リーク電流を低く抑えることができる。
【００４２】
図１２は、ゲート電極下の水平方向、即ち、図９のＣ−Ｃ部の不純物濃度と基板表面からの深さとの関係を示したものである。なお、縦軸（Ｃｏｎｃｅｎｔｒａｔｉｏｎ）は、不純物濃度（ａｔｏｍｓ／ｃｍ^２）、横軸（ｓｉｄｅ）は、ゲート電極端部からの距離（μｍ）を示す。
【００４３】
前記（ａ）の場合は、グラフａに示すように、ゲート電極下における不純物濃度の変化が大きい。これに対し、グラフｂの場合は、不純物濃度の均一性が確保されている。また、その後に、ゲート酸化膜の熱処理工程がないため、かかる処理による不純物濃度の変化を防止することができる。なお、グラフａは、ゲート絶縁膜の熱酸化工程により、濃度プロファイルがさらに低下するものと考えられる。
【００４４】
ここで固体中に打ち込まれた不純物の深さ方向の分布は、ＬＳＳ理論によって得られた投影飛程（Ｒｐ）と、分散（ΔＲｐ）を使ったガウス分布で近似できる。
【００４５】
従って、ゲート電極Ｇが形成されていないエクステンションの形成予定領域においては、比較的低濃度の不純物領域が形成される。従って、その後形成される逆導電型のエクステンションの濃度分布に影響を与えない。その結果、取得電流（ＭＩＳＦＥＴのオン電流）を確保することができる。また、接合耐圧を確保することができる。従って、接合耐圧劣化によるリーク電流を低減することができる。
【００４６】
一方、ゲート電極が形成されている領域においては、ゲート電極表面においては、その濃度は小さいが、その表面から深くなるにつれその濃度が大きくなり、基板表面においては、その濃度が最大となるよう制御可能である。
【００４７】
このように、ゲート電極の段差を利用して、ゲート電極下およびその両側に、それぞれチャネル不純物領域およびポケット領域を形成することができ、また、これらの領域の濃度プロファイルを良くすることができる。
【００４８】
また、本実施の形態においては、ゲート電極形成後に、チャネルインプラを行うため、閾値電位を制御しやすい。即ち、あらかじめゲート電極形成工程が完了した基板を準備しておけば、インプラ後、即座に閾値電位を測定することができる。従って、インプラ条件等を製品開発にフィードバックすることが容易になり、また、ＴＡＴ（ｔｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ）を短縮することができる。
【００４９】
また、リーク電流の低減により、低消費電力化が図れる等、製品特性を向上させることができ、また、製品歩留まりを向上させることができる。
【００５０】
なお、本実施の形態においては、チャネル不純物領域およびポケット領域を形成する際の不純物を基板から垂直（０°）で打ち込んだが、１０°以下の傾きを持たせて、イオン打ち込みしてもよい（斜めインプラ）。
【００５１】
斜めインプラを用いることによって、素子が微細化し、ゲート電極の幅が小さくなった場合においても、ゲート電極の下部のエクステンション領域の端部で不純物の濃度（例えばｎ⁻型半導体領域１２の場合は、ｐ型不純物の濃度）を、高く設定して注入することができる。
【００５２】
しかしながら、ゲート電極間の幅は、素子の微細化に伴い狭くなるため、インプラの角度は、１０°以下に設定することが好ましい。
【００５３】
なお、本実施の形態においては、ゲート電極を介して不純物を基板に注入するため、かかる不純物によりゲート酸化膜中にダメージが入る恐れがある。しかしながら、このダメージは、その後の熱処理（例えば、ソース、ドレイン領域を構成する不純物の熱拡散処理時等）によって回復可能と考えられる。
【００５４】
（実施の形態２）
ｐ型ウエル３やポケット領域等の不純物注入を以下のように変えても良い。
【００５５】
例えば、実施の形態１においては、ｐ型ウエル３の不純物注入を、２００ｋｅＶで、１．５×１０^１３ｃｍ^−２程度、１２０ｋｅＶで、５×１０^１２ｃｍ^−２程度および５０ｋｅＶで、３×１０^１２ｃｍ^−２程度で行ったが、この条件を以下のように変えても良い。
【００５６】
即ち、基板１にｐ型不純物（例えばホウ素）を、１００ｋｅＶで、１．５×１０^１３ｃｍ^−２程度、５０ｋｅＶで、１．５×１０^１２ｃｍ^−２程度でイオン打ち込みし、熱処理で不純物を拡散させることによって、基板１にｐ型ウエル３を形成する。
【００５７】
このように、不純物の注入エネルギーを小さくする等によって、浅いウエルを形成することができる。このようにウエルの深さを浅くすると、ソフトエラー耐性が向上する。
【００５８】
また、実施の形態１においては、チャネル不純物領域やポケット領域の不純物の注入を、８０ｋｅＶで、３．６×１０^１２ｃｍ^−２程度で行ったが、この条件を以下のように変えても良い。
【００５９】
即ち、基板１の上部から基板１のｐ型ウエル３にホウ素（Ｂ、ｐ型不純物）を、ゲート電極下のチャネルインプラ用に、１２０ｋｅＶで、７×１０^１２ｃｍ^−２程度のｐ型不純物（ホウ素）を注入する。これに加えて、後述するエクステンションのゲート側の端部を覆う、いわゆるポケット領域（ハロー領域）用に、４０ｋｅＶで、２×１０^１２ｃｍ^−２程度のｐ型不純物（ホウ素）を注入する。このように、２種のインプラ条件を組み合わせて注入してもよい。
【００６０】
図１３は、実施の形態１で説明した図１０と対応するグラフであり、エクステンション領域のゲート電極側の端部、即ち、図９のＡ−Ａ部（エクステンション領域およびその周囲のポケット領域）近傍の不純物濃度と基板表面からの深さとの関係を示したものである。なお、グラフＣおよびグラフＣ’は、エクステンション領域の不純物濃度を示す。また、縦軸（Ｃｏｎｃｅｎｔｒａｔｉｏｎ）は、不純物濃度（ａｔｏｍｓ／ｃｍ^２）、横軸（ｄｅｐｔｈ）は、基板表面からの深さ（μｍ）を示す。
【００６１】
実施の形態１で説明した場合（ａ）と比較して、本実施の形態のグラフｂ’の場合は、不純物濃度の均一性が図れ、また、エクステンション領域とポケット領域との接合耐圧を確保することができる。
【００６２】
図１４は、実施の形態１で説明した図１１と対応するグラフであり、ゲート電極下、即ち、図９のＢ−Ｂ部近傍の不純物濃度と基板表面からの深さとの関係を示したものである。
【００６３】
実施の形態１で説明した場合（ａ）と比較して、本実施の形態のグラフｂ’の場合は、不純物濃度の均一性が図れ、その後に、ゲート酸化膜の熱処理工程がないため、かかる処理による不純物濃度の変化を防止することができる。
【００６４】
このように、本実施の形態においても実施の形態１で説明した効果を奏することができる。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
特に、実施の形態１および２においては、ＭＩＳＦＥＴを例に説明したが、このようなＭＩＳＦＥＴを有するマイコン、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）およびＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）や不揮発性メモリ等、ゲート電極および不純物領域を有する半導体集積回路装置に適用可能である。
【００６７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６８】
半導体基板主表面にゲート絶縁膜を介しゲート電極を形成し、ゲート電極の両側に第１導電型の不純物を注入することによって、第１の不純物領域を形成する半導体集積回路装置の製造方法の、ゲート電極形成後に、半導体基板上から第１導電型と逆導電型である第２導電型の不純物を注入し、ゲート電極の下部に第２の不純物領域を形成するとともに第１の不純物領域のゲート電極側の端部を覆う第３の不純物領域を形成したので、ＭＩＳＦＥＴの特性を向上させることができる。また、ＴＡＴの短縮を図ることができる。さらに、製品歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】図８のｎチャネル型ＭＩＳＦＥＴＱｎ近傍の部分拡大図（基板の要部断面図）である。
【図１０】本発明の実施の形態１である半導体集積回路装置の不純物濃度のシュミレーション結果を示すグラフである。
【図１１】本発明の実施の形態１である半導体集積回路装置の不純物濃度のシュミレーション結果を示すグラフである。
【図１２】本発明の実施の形態１である半導体集積回路装置の不純物濃度のシュミレーション結果を示すグラフである。
【図１３】本発明の実施の形態２である半導体集積回路装置の不純物濃度のシュミレーション結果を示すグラフである。
【図１４】本発明の実施の形態２である半導体集積回路装置の不純物濃度のシュミレーション結果を示すグラフである。
【符号の説明】
１　　半導体基板（基板）
２　　素子分離
３　　ｐ型ウエル
４　　ｎ型ウエル
７　　酸化シリコン膜
８　　ゲート酸化膜
９　　多結晶シリコン膜
１０　　窒化シリコン膜
１２　ｎ⁻型半導体領域（エクステンション）
１３　ｐ⁻型半導体領域（エクステンション）
１４　　窒化シリコン膜
１５　　ｎ^＋型半導体領域
１６　　ｐ^＋型半導体領域
ＣＨ　　チャネル不純物領域
Ｇ　　ゲート電極
ＰＫ　　ポケット領域
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ
ＳＷ　　サイドウォールスペーサ

Claims

（ａ）半導体基板主表面に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パターニングすることによりゲート電極を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板上から第１導電型の不純物を注入することにより、前記ゲート電極の下部に不純物領域を形成する工程と、
（ｄ）前記ゲート電極の両側に第２導電型の不純物を注入することによって、ソース、ドレイン領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
（ａ）半導体基板主表面に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パターニングすることによりゲート電極を形成する工程と、
（ｃ）前記ゲート電極の両側に第１導電型の不純物を注入することによって、第１の不純物領域を形成する工程と、
を有する半導体集積回路装置の製造方法であって、
（ｄ）前記（ｂ）工程の後、前記半導体基板上から前記第１導電型と逆導電型である第２導電型の不純物を注入することにより、前記ゲート電極の下部に第２の不純物領域を形成し、前記第１の不純物領域の前記ゲート電極側の端部を覆う第３の不純物領域を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
（ａ）半導体基板主表面を熱酸化することにより、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に多結晶シリコン膜を形成し、パターニングすることによりゲート電極を形成する工程と、
（ｃ）前記ゲート電極の両側に第１導電型の不純物を注入することによって、第１の不純物領域を形成する工程と、
を有する半導体集積回路装置の製造方法であって、
（ｄ）前記（ｂ）工程の後、前記半導体基板上から前記第１導電型と逆導電型である第２導電型の不純物を注入することにより、前記ゲート電極の下部に第２の不純物領域を形成し、前記第１の不純物領域の前記ゲート電極側の端部を覆う第３の不純物領域を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
請求項２または３記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程の前記第２導電型の不純物の注入は、斜めインプラであることを特徴とする半導体集積回路装置の製造方法。
請求項２または３記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程の後、前記ゲート電極の側壁に側壁膜を形成し、さらに、前記ゲート電極の両側に前記第１導電型の不純物を注入することによって、前記第１の不純物領域より高濃度の第４の不純物領域を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。