JPH06314685A - 半導体装置製造方法 - Google Patents

半導体装置製造方法

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JPH06314685A
JPH06314685A JP10267293A JP10267293A JPH06314685A JP H06314685 A JPH06314685 A JP H06314685A JP 10267293 A JP10267293 A JP 10267293A JP 10267293 A JP10267293 A JP 10267293A JP H06314685 A JPH06314685 A JP H06314685A
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JP
Japan
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film
etching
formation region
insulating film
contact hole
Prior art date
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Pending
Application number
JP10267293A
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English (en)
Inventor
Shinya Imoto
晋也 井元
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 効率的に半導体装置を製造することができる
半導体製造方法の提供を目的とする。 【構成】 基板1内には、高濃度拡散層50が形成さ
れ、拡散層上には酸化膜25が形成されている。開口を
有する第四レジスト200を酸化膜25上に積層し、こ
れをマスクとしてウェットエッチングを施し、機能素子
形成領域の一部80及びコンタクトホール90を同時に
形成する。第四レジスト200除去後、全面にシリコン
窒化膜35を形成し、その上に開口を有する第五レジス
ト210を塗付する。第五レジスト210をマスクと
し、コンタクトホール90内の絶縁膜35を基板1に達
するまでウェットエッチングする。機能素子形成領域の
一部80及びコンタクトホール90に対して導体を積層
し、キャパシタを形成する。マスキング(エッチング)
が2回で済むので効率的に半導体装置を製造することが
できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体製造方法に関し、
特にその効率化に関する。
【0002】
【従来の技術】半導体装置の製造工程においては、種々
の層や膜の形成、除去が行なわれ、これらの加工にはマ
スキング及びエッチング技術が用いられている。
【0003】通常、マスキングとは、形成した膜等をフ
ォトレジストで覆うことをいい、エッチング等の加工の
前段階の工程として行なわれるものである。マスキング
を正確に行なうことによって、エッチング工程におい
て、所望の箇所だけエッチングを行なうことが出来る。
【0004】また、エッチングとは、所望以外の膜等を
除去する加工をいう。一般に、エッチングには、大きく
分けて、二つの種類がある。一つは、薬液に基板等を浸
してエッチングを行なうウェットエッチングであり、も
う一つは薬液を用いずにエッチングを行なうドライエッ
チングである。
【0005】ドライエッチングは用いられる装置が大掛
かりではあるが、縦横方向にエッチングの精度を微細に
制御することが可能であるという特性(異方性)の為、
LSI等の製造工程に用いられている。
【0006】一方、ウェットエッチングは、縦横方向に
ほぼ等しくエッチングが行なわれるという特性(等方
性)がある。したがって、一方の方向へのエッチング加
工が必要な場合には、適していない。しかし、ウェット
エッチングは使用する装置がドライエッチングと比べて
簡易であり、しかも一度に大量の基板を処理することが
可能であるため多用されている。
【0007】次に、実際のキャパシタの製造を例に、マ
スキング及びエッチングについて説明する。ここでは、
図2Aに示すシリコン基板1を用いてキャパシタを形成
する場合を例に説明する。シリコン基板1の内部には、
高濃度拡散層50が形成され、表面には酸化膜25が形
成されている。このシリコン基板1内に素子形成領域の
一部を形成する為、酸化膜25を第一レジスト100で
覆い、これをマスクとして酸化膜25のウェットエッチ
ングを行なう。こうして、図2Bに示すような素子形成
領域の一部80が形成される。
【0008】図2Bの素子形成領域の一部80における
エッチング状態を示す拡大図を図4Aに掲げる。ここで
は、ウェットエッチングを用いているので、酸化膜25
のエッチングは縦方向V1と横方向H1に対してほぼ等
しく行なわれている。
【0009】素子形成領域の一部80の形成後、第一レ
ジスト100を除去し、全面にシリコン窒化膜35を形
成する(図2C)。シリコン窒化膜35を形成した後、
今度は高濃度拡散層50とのコンタクトをとるため、シ
リコン窒化膜35の一部をエッチングにより除去する。
このエッチングのため、シリコン窒化膜35上に開口K
1を設けた第二レジスト110を積層し、これをマスク
として、エッチングによりシリコン窒化膜35を除去す
る(図3A)。
【0010】シリコン窒化膜35のエッチング後、第二
レジスト110を除去し、酸化膜25のエッチングの為
に第三レジスト120を積層する。第三レジスト120
積層後、これをマスクとしてウェットエッチングにより
酸化膜25の一部を除去する。
【0011】これらのマスキング及びエッチングを行な
うのは、酸化膜25の上面に形成される開口幅W1がシ
リコン窒化膜35の開口幅よりも大きくならないように
する為である。このようにして、図3Bのように高濃度
拡散層50とのコンタクトをとるためのコンタクトホー
ル90が形成される。コンタクトホール90の形成後
に、第三レジスト120の除去を行なう。
【0012】次に、上述のように形成された機能素子形
成領域の一部80及びコンタクトホール90に対し、導
体を図3Cのように形成する。これによって、対向電極
180及び下地用電極190を有したキャパシタが形成
される。なお、対向電極180はシリコン窒化膜35に
よって高濃度拡散層50と絶縁されているが、下地用電
極190は、コンタクトホール90を介して高濃度拡散
層50と接続されている(図3C) このように、エッチングを行なう膜の膜厚及びエッチン
グの特性(ここでは等方性)を考慮したマスキングを行
なうことで正確なエッチング加工が可能となる。なお、
ここでは、図2Aに示す基板1を用いて図3Cに示すキ
ャパシタが形成されるまでに、第一レジスト100、第
二レジスト110及び第三レジスト120の合計3回の
マスキングを行なう必要がある。
【0013】
【発明が解決しようとする課題】しかし、従来の半導体
製造方法には以下の問題点があった。上述のように、シ
リコン窒化膜35や酸化膜25のように膜質や膜厚が異
なる膜にウェットエッチングを行なう際は、その都度新
たなマスキングを施す必要があった。これは、等方性エ
ッチングであるウェットエッチングの特性からマスキン
グの開口幅を膜厚に応じて変えなければならないからで
ある(図3A、3B参照)。また、シリコン窒化膜35
と酸化膜25では、膜質の違いによりエッチングレート
(エッチングの進行度合い)が異なるため、エッチング
に用いる薬液も異なる。
【0014】したがって、上記のキャパシタの製造工程
においても、第一レジスト100、第二レジスト110
及び第三レジスト120の合計3回のマスキングを行な
わなければならなかった。また、エッチングを行なう膜
によっても薬液の種類を変えなければならず、手間がか
かっていた。
【0015】この手間を省く為、厚み及び種類の異なる
膜を一度のマスキング及びエッチングによって処理する
方法が考えられる。図2Cのように形成されたシリコン
窒化膜35及び酸化膜25を、一度のマスキングを施し
てエッチングする場合を以下に説明する。まず、開口K
2を開けたレジスト130をシリコン窒化膜35に積層
する。次にレジスト130をマスクとし、シリコン窒化
膜35及び絶縁膜25に対してウェットエッチングを行
なう(図4B)。このように一度のマスキングによって
シリコン窒化膜35及び絶縁膜25をウェットエッチン
グすると、膜厚及びエッチングレートの違いからシリコ
ン窒化膜35が、図4Bのようにひさし状(いわゆるオ
ーバーハング)に残ってしまう。このオーバーハングの
状態を示す図を図4Cに掲げる。
【0016】図4Cに示すように、シリコン窒化膜35
がオーバーハングに突出された状態では、コンタクトホ
ール90内に完全な形で下地用電極190を形成するこ
とができない。したがって、キャパシタの製造において
も歩留りが悪くなってしまい、効率的な製造が行なえな
くなるという問題があった。
【0017】そこで、本発明は効率的に半導体装置を製
造することができる半導体製造方法の提供を目的とす
る。
【0018】
【課題を解決するための手段】本発明の半導体装置製造
方法は、基板上に形成された絶縁第一膜の機能素子形成
領域の一部及びコンタクトホール形成領域に対し同時に
ウェットエッチングを行なう第一エッチング工程、第一
エッチング工程後、絶縁第一膜に比べて十分に薄い絶縁
第二膜を形成する絶縁第二膜形成工程、コンタクトホー
ル形成領域における絶縁第二膜を基板に達するまでエッ
チングを行なう第二エッチング工程、を備えたことを特
徴としている。
【0019】
【作用】本発明に係る半導体装置製造方法は、コンタク
トホール形成領域のエッチングを機能素子形成領域の一
部と同時に行ない、その後、絶縁第二膜を形成するよう
にしている。
【0020】したがって、膜厚、膜質の相違による膜の
オーバーハング形状を回避しつつ、エッチングに付随す
るマスキング回数を減少させることが出来る。
【0021】
【実施例】本発明に係る半導体装置製造方法を用いたキ
ャパシタの製造の一実施例を図に基づき説明する。本実
施例においても、従来と同様に図2Aに示すシリコン基
板1を用いてキャパシタを製造する。シリコン基板1の
内部には、高濃度拡散層50が形成されており、シリコ
ン基板1上には酸化膜25が形成されている。
【0022】まず、図2Aのシリコン基板1に対し、機
能素子形成領域の一部80及びコンタクトホール形成領
域としてのコンタクトホール90を同時に形成する為、
酸化膜25上の所定箇所だけに第四レジスト200を形
成する。次に、酸化膜25に対し、第一エッチング工程
として第四レジスト200をマスクにウェットエッチン
グを行なう。このエッチングにより、酸化膜25に機能
素子形成領域の一部80及びコンタクトホール90の二
箇所が同時に形成される(図1A)。なお、この二箇所
はいずれも同一膜質の酸化膜25に形成されるので、膜
質及び膜厚の違いを考慮する必要はなく、等方性である
ウェットエッチングによっても所望のエッチングを行な
うことができる。
【0023】機能素子形成領域の一部80及びコンタク
トホール90形成後、絶縁第二膜形成工程として、絶縁
第二膜であるシリコン窒化膜35を図1Bに示すように
形成する。なお、このシリコン窒化膜35は、酸化膜2
5と比べて薄い膜である。次に、コンタクトホール形成
領域90内に形成されたシリコン窒化膜35を除去する
為、第五レジスト210を形成する。さらに、第二エッ
チング工程として第五レジスト210をマスクに用い、
シリコン窒化膜35のエッチングを行なう。このエッチ
ングは、コンタクトホール形成領域90内のシリコン窒
化膜35を基板1表面に達するまで行なう(図1C)。
【0024】このように形成された機能素子形成領域の
一部80及びコンタクトホール90に対し、導体(例え
ばアルミニウム)を、図3Cのように形成する。こうし
て、図1Dに示すような、対向電極180及び下地用電
極190を有するキャパシタが形成される。
【0025】なお、対向電極180は、シリコン窒化膜
35によって高濃度拡散層50と確実に絶縁されている
が、下地用電極190は、コンタクトホール90を介し
高濃度拡散層50と接続されている。
【0026】このように、本実施例に係る半導体製造方
法を用いてキャパシタを製造すると、第四レジスト20
0及第五レジスト210の形成という合計2回のマスキ
ングを行なうだけでよい。したがって、同じキャパシタ
を製造するために従来3回行なっていたマスキングと比
べると、マスキング回数を減少させることが出来るの
で、効率的に半導体装置を製造することができる。
【0027】また、ウェットエッチングでの処理である
為、簡易な装置で製造することができ、さらに一度に大
量の基板を処理することが可能であるため効率的に製造
をすることが出来る。
【0028】
【発明の効果】本発明に係る半導体装置製造方法におい
ては、コンタクトホール形成領域のエッチングを機能素
子形成領域と同時に行ない、その後、絶縁第二膜を形成
するようにしている。すなわち、膜厚、膜質の相違によ
る膜のオーバーハング形状を回避しつつ、エッチングに
付随するマスキング回数を減少させることが出来る。
【0029】したがって、効率的に半導体装置を製造す
ることができる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置製造方法を用いてキャ
パシタを製造した場合の一実施例の工程を示す図であ
る。
【図2】従来の半導体装置製造方法を用いてキャパシタ
を製造した場合の工程を示す図である。
【図3】従来の半導体装置製造方法を用いてキャパシタ
を製造した場合の工程を示す図である。
【図4】従来の半導体装置製造方法を用いてキャパシタ
を製造した場合の工程を示す図である。
【符号の説明】
1・・・・・基板 25・・・・・酸化膜 35・・・・・シリコン窒化膜 50・・・・・高濃度拡散層 80・・・・・機能素子形成領域の一部 90・・・・・コンタクトホール 200・・・・・第四レジスト 210・・・・・第五レジスト

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】基板上に形成された絶縁第一膜の機能素子
    形成領域の一部及びコンタクトホール形成領域に対し同
    時にウェットエッチングを行なう第一エッチング工程、 第一エッチング工程後、基板及び絶縁第一膜上に絶縁第
    一膜と比べて薄い絶縁第二膜を形成する絶縁第二膜形成
    工程、 コンタクトホール形成領域における絶縁第二膜を基板に
    達するまでエッチングを行なう第二エッチング工程、 を備えたことを特徴とする半導体装置製造方法。
JP10267293A 1993-04-28 1993-04-28 半導体装置製造方法 Pending JPH06314685A (ja)

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JP (1) JPH06314685A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5525533A (en) * 1993-06-03 1996-06-11 United Technologies Corporation Method of making a low voltage coefficient capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
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US5525533A (en) * 1993-06-03 1996-06-11 United Technologies Corporation Method of making a low voltage coefficient capacitor

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