JPS61187236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61187236A JPS61187236A JP2696585A JP2696585A JPS61187236A JP S61187236 A JPS61187236 A JP S61187236A JP 2696585 A JP2696585 A JP 2696585A JP 2696585 A JP2696585 A JP 2696585A JP S61187236 A JPS61187236 A JP S61187236A
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- JP
- Japan
- Prior art keywords
- photoresist
- opening
- insulating film
- insulator film
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２ 〆＼−
産業上の利用分野
本発明は半導体装置の製造方法、特に絶縁膜へ同
の開口部形成方法ご絶縁膜上への配線形成方法に関する
ものである。
ものである。
従来の技術
半導体の高集積化が進むにつれ、微細パターンの形成及
び多層配線の技術が要求されている。ここで上層配線を
形成する際に下層配線の段差が大きな問題であシ、上層
配線の断線、短絡などが不良の原因となっている。上記
問題を回避するだめに従来用いられて来た方法は、配線
材料層を薄層化する方法、配線層間の絶縁膜を平坦化す
る方法、が主であった。前者の方法は直接的に配線材料
層を薄層化した場合、エレクトロマイグレーション耐性
などの問題が多いだめ、配線部分直下の絶縁層に凹部を
形成し配線層の一部を埋設させる間接的方法がある。し
かしこの場合、同配線層と、同配線層が埋設される絶縁
膜下部の配線あるいは不純物拡散部分との電気的結合を
図るだめに、同絶縁膜に開口を設けるにあたって、再度
のマスクエ程及びエツチング工程が必要である。また後
者の場合も前記と同様の工程が必要である。
び多層配線の技術が要求されている。ここで上層配線を
形成する際に下層配線の段差が大きな問題であシ、上層
配線の断線、短絡などが不良の原因となっている。上記
問題を回避するだめに従来用いられて来た方法は、配線
材料層を薄層化する方法、配線層間の絶縁膜を平坦化す
る方法、が主であった。前者の方法は直接的に配線材料
層を薄層化した場合、エレクトロマイグレーション耐性
などの問題が多いだめ、配線部分直下の絶縁層に凹部を
形成し配線層の一部を埋設させる間接的方法がある。し
かしこの場合、同配線層と、同配線層が埋設される絶縁
膜下部の配線あるいは不純物拡散部分との電気的結合を
図るだめに、同絶縁膜に開口を設けるにあたって、再度
のマスクエ程及びエツチング工程が必要である。また後
者の場合も前記と同様の工程が必要である。
発明が解決しようとする問題点
本発明は上記に述べたような配線形成時に生じる段差の
低減及び同一絶縁膜上に開口部を形成する際の各工程の
簡略化を同時に行なうことを目的としたものである。
低減及び同一絶縁膜上に開口部を形成する際の各工程の
簡略化を同時に行なうことを目的としたものである。
問題点を解決するだめの手段
上記問題点を解決するために本発明は下層及び形成され
るべき配線層の層間の絶縁膜上に第１゜第２のフォトレ
ジスト層を設け、第１層に配線間の電気的結合を図るた
めの開口部を、第２層に同絶縁膜上に形成されるべき配
線パターンに対応した反転パターンを形成し、同フォト
レジスト層と前記絶縁膜を同一のエツチング速度でエツ
チングする方法である。
るべき配線層の層間の絶縁膜上に第１゜第２のフォトレ
ジスト層を設け、第１層に配線間の電気的結合を図るた
めの開口部を、第２層に同絶縁膜上に形成されるべき配
線パターンに対応した反転パターンを形成し、同フォト
レジスト層と前記絶縁膜を同一のエツチング速度でエツ
チングする方法である。
作 用
上記方法を用いた場合、マスク工程数は同一のままでレ
ジスト除去工程、及びエツチング工程が著しく簡略され
得る。また、絶縁膜上の配線層は、絶縁膜凹部に埋込ま
れるから表面の段差低減も達される。
ジスト除去工程、及びエツチング工程が著しく簡略され
得る。また、絶縁膜上の配線層は、絶縁膜凹部に埋込ま
れるから表面の段差低減も達される。
実施例
次に、本発明を実施例によって詳しくのべる。
第１図は本発明実施例の概要を示す半導体装置製造途上
の断面図であり、半導体基板１０上の絶縁膜１に、第１
のフォトレジスト２と第２のフォトレジスト３とを配設
し、各フォトレジストには、両フォトレジストを貫通す
る開口部４と、第２のフォトレジスト３のみの開口凹部
５とを形成したものである。このフォトレジストパター
ンによシ、均等な異方性エツチングを行なうと、絶縁膜
１を貫通するコンタクト窓と配線用凹部とを形成するこ
とが可能である。
の断面図であり、半導体基板１０上の絶縁膜１に、第１
のフォトレジスト２と第２のフォトレジスト３とを配設
し、各フォトレジストには、両フォトレジストを貫通す
る開口部４と、第２のフォトレジスト３のみの開口凹部
５とを形成したものである。このフォトレジストパター
ンによシ、均等な異方性エツチングを行なうと、絶縁膜
１を貫通するコンタクト窓と配線用凹部とを形成するこ
とが可能である。
第２図ａ −ｅは本発明実施例工程を詳しく説明するこ
とができる工程順断面図である。
とができる工程順断面図である。
次に本発明の実施例を第２図をもとに説明する。
第２図ａにおいて、基板１ｏ上の絶縁膜１は、−例とし
て二酸化ケイ素膜から成る絶縁膜であシ、１．６μ清の
膜厚を有する。これに第１のフォトレジ５へ−。
て二酸化ケイ素膜から成る絶縁膜であシ、１．６μ清の
膜厚を有する。これに第１のフォトレジ５へ−。
スト２を、たとえば、１．０μｍの厚さに塗布し、第１
図すに示す様々開口部４′を露光、現像によシ形成する
。更に第２のフォトレジスト３を、たとえば、０．５μ
ｍの膜厚に塗布し、この第２のフォトレジスト３にも、
第２図Ｃに示す様に、絶縁膜１上に形成されるべき配線
パターンに対応した開口６と、第１のフォトレジスト２
の開口部４′より径太な開口部４“とを形成する。この
状態が第１図であり、開口部４′ と開口部４″ とが
段状開口部４を々している。この第２のフォトレジスト
の開口部形成は第１のフォトレジストと同様の工程によ
り達成される。次にこれらのフォトレジストと絶縁膜１
とが同一のエツチング速度となる条件で、間両フォトレ
ジスト層が消滅する時点までエツチングを行なうと、エ
ツチング後の絶縁膜形成は第２図ｄに示すように、コン
タクト窓６と凹部７とを有するものと力る。このとき同
図の凹部７は、第２図Ｃの開口部５と同一形状であり、
同図のコンタクト窓６は、第２図Ｃの開口部４′。
図すに示す様々開口部４′を露光、現像によシ形成する
。更に第２のフォトレジスト３を、たとえば、０．５μ
ｍの膜厚に塗布し、この第２のフォトレジスト３にも、
第２図Ｃに示す様に、絶縁膜１上に形成されるべき配線
パターンに対応した開口６と、第１のフォトレジスト２
の開口部４′より径太な開口部４“とを形成する。この
状態が第１図であり、開口部４′ と開口部４″ とが
段状開口部４を々している。この第２のフォトレジスト
の開口部形成は第１のフォトレジストと同様の工程によ
り達成される。次にこれらのフォトレジストと絶縁膜１
とが同一のエツチング速度となる条件で、間両フォトレ
ジスト層が消滅する時点までエツチングを行なうと、エ
ツチング後の絶縁膜形成は第２図ｄに示すように、コン
タクト窓６と凹部７とを有するものと力る。このとき同
図の凹部７は、第２図Ｃの開口部５と同一形状であり、
同図のコンタクト窓６は、第２図Ｃの開口部４′。
４″ と同一形状となる。次に土工程により処理さ６ベ
ー２ れた絶縁膜上に配線材料を一例としてアルミニウム合金
を１．０μｍの膜厚に被着し、通常の配線形成工程に従
ってマスクを用いて異方性ドライエッチを施す事により
第２図ｅに示す配線パターン８が形成される。このとき
上記形成された配線層はその一部（約０．５μｍ’）ｌ
）：絶縁膜中に埋設した形状となり、以後さらに上層に
配線層を形成する際に、同配線層上に層間絶縁膜を、た
とえば、常圧化学反応装置を用いて被着した場合におい
ても、通常の工程で上記配線が形成された場合と比較し
て明らかに、被着絶縁膜上面における段着は低減された
ものとなる。
ー２ れた絶縁膜上に配線材料を一例としてアルミニウム合金
を１．０μｍの膜厚に被着し、通常の配線形成工程に従
ってマスクを用いて異方性ドライエッチを施す事により
第２図ｅに示す配線パターン８が形成される。このとき
上記形成された配線層はその一部（約０．５μｍ’）ｌ
）：絶縁膜中に埋設した形状となり、以後さらに上層に
配線層を形成する際に、同配線層上に層間絶縁膜を、た
とえば、常圧化学反応装置を用いて被着した場合におい
ても、通常の工程で上記配線が形成された場合と比較し
て明らかに、被着絶縁膜上面における段着は低減された
ものとなる。
発明の詳細
な説明した様に本発明によれば、従来別々に行なわれて
いた開口工程、及び平坦化の工程が著しく簡略化され、
かつ半導体基板に与える影響も軽減できることは明白で
あシ、半導体微細加工及び生産性向上に多大の効果をも
たらすものである。
いた開口工程、及び平坦化の工程が著しく簡略化され、
かつ半導体基板に与える影響も軽減できることは明白で
あシ、半導体微細加工及び生産性向上に多大の効果をも
たらすものである。
第１図は本発明の実施例の半導体装置の製造方７ ・＼
− 法を説明するための工程途上の断面図、第２図は本発明
実施例の工程順の断面図である。 １・・・・・・絶縁膜、２・・・・・・第１のフォトレ
ジスト、３−・°・・第２のフォトレジスト、４・・・
・・・段状開口部、４’、４″・・・・・開口部、５・
・・・・・開口部、６・・・・・・コンタクト窓、７・
・・・・・凹部、８・・・・・配線、１０・・・・・・
基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
− 法を説明するための工程途上の断面図、第２図は本発明
実施例の工程順の断面図である。 １・・・・・・絶縁膜、２・・・・・・第１のフォトレ
ジスト、３−・°・・第２のフォトレジスト、４・・・
・・・段状開口部、４’、４″・・・・・開口部、５・
・・・・・開口部、６・・・・・・コンタクト窓、７・
・・・・・凹部、８・・・・・配線、１０・・・・・・
基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 半導体基板上に絶縁膜を被着する工程と、前記絶縁膜
上に第１のフォトレジスト膜を塗布しコンタクト窓に対
応する開口パターンを設ける工程と、前記第１のフォト
レジスト膜上に第２のフォトレジスト膜を、前記第１及
び第２のフォトレジスト膜厚の和が前記絶縁膜厚と等し
くなる様に塗布し、前記絶縁膜上に形成されるべき配線
パターンと対応する反転パターンを前記第２のフォトレ
ジスト膜上に設ける工程と、前記第１、第２のフォトレ
ジスト膜と前記絶縁膜が同一のエッチング速度となる条
件での異方性ドライエッチングにより、前記絶縁膜にコ
ンタクト窓と配線パターンに対応した所定の深さを持つ
凹状部とを同時に形成する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2696585A JPS61187236A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2696585A JPS61187236A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187236A true JPS61187236A (ja) | 1986-08-20 |
Family
ID=12207864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2696585A Pending JPS61187236A (ja) | 1985-02-14 | 1985-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187236A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208833A (ja) * | 1985-03-13 | 1986-09-17 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPS63306643A (ja) * | 1987-06-08 | 1988-12-14 | Nec Corp | 半導体装置の製造方法 |
| US5091339A (en) * | 1990-07-23 | 1992-02-25 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming vias and channels in multilayer electrical interconnects |
| US5219787A (en) * | 1990-07-23 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming channels, vias and components in substrates |
| JPH0969561A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-02-14 JP JP2696585A patent/JPS61187236A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208833A (ja) * | 1985-03-13 | 1986-09-17 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPS63306643A (ja) * | 1987-06-08 | 1988-12-14 | Nec Corp | 半導体装置の製造方法 |
| US5091339A (en) * | 1990-07-23 | 1992-02-25 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming vias and channels in multilayer electrical interconnects |
| US5219787A (en) * | 1990-07-23 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming channels, vias and components in substrates |
| JPH0969561A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 半導体装置の製造方法 |
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