JPS61208833A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61208833A JPS61208833A JP5128985A JP5128985A JPS61208833A JP S61208833 A JPS61208833 A JP S61208833A JP 5128985 A JP5128985 A JP 5128985A JP 5128985 A JP5128985 A JP 5128985A JP S61208833 A JPS61208833 A JP S61208833A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- contact hole
- forming layer
- hole forming
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title description 8
- 238000005530 etching Methods 0.000 claims abstract description 23
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は集積回路などのコンタクトホールを形成する
ときに最適な半導体装置の製造方法に関する。
ときに最適な半導体装置の製造方法に関する。
（ロ）従来技術
近年、集積回路の高集積化に伴いコンタクトホールの微
細加工が望まれている。そこで、微細加工を行うにはい
わゆるＲＩＥ法による異方性エツチングが最適であるが
、この方法で形成したコンタクトホールによっては電極
形成時において前記コンタクトホールの角部分で電極が
段切れしてしまうことがある。
細加工が望まれている。そこで、微細加工を行うにはい
わゆるＲＩＥ法による異方性エツチングが最適であるが
、この方法で形成したコンタクトホールによっては電極
形成時において前記コンタクトホールの角部分で電極が
段切れしてしまうことがある。
そのため、従来では下記の如く方法でもってコンタクト
ホールを形成していた。
ホールを形成していた。
■ まず、等方性エツチングでもって比較的浅い深さの
テーパ部を形成し、その後、異方性エツチングでもって
テーパ付きコンタクトホールを形成する方法。
テーパ部を形成し、その後、異方性エツチングでもって
テーパ付きコンタクトホールを形成する方法。
■ ＲＩＥ法において、まず、等方性のエツチングガス
にて被エツチング層をエツチングすることにより比較的
浅い深さのテーパ部を形成し、その後、異方性のエツチ
ングガスにて前記被エツチング層を再度エツチングする
ことによりテーパ付きコンタクトホールを形成する方法
。
にて被エツチング層をエツチングすることにより比較的
浅い深さのテーパ部を形成し、その後、異方性のエツチ
ングガスにて前記被エツチング層を再度エツチングする
ことによりテーパ付きコンタクトホールを形成する方法
。
■ ＲＩＥ法において、レジストをある程度エツチング
するエツチングガスでもってマスクであるレジストと被
エツチング層とをエツチングしつつ、前記レジストの後
退の程度により被エツチング層にテーパ付きコンタクト
ホールを形成する方法。
するエツチングガスでもってマスクであるレジストと被
エツチング層とをエツチングしつつ、前記レジストの後
退の程度により被エツチング層にテーパ付きコンタクト
ホールを形成する方法。
しかしながら、前記の、■の方法では二段階にわたって
エツチングする必要があり工程が複雑になるという欠点
がある。一方、■の方法では工程は単純であるが、マス
クであるレジストを削っているところから寸法安定性に
欠け、しかも作業者の熟練度によって再現性が異なって
くるという欠点がある。
エツチングする必要があり工程が複雑になるという欠点
がある。一方、■の方法では工程は単純であるが、マス
クであるレジストを削っているところから寸法安定性に
欠け、しかも作業者の熟練度によって再現性が異なって
くるという欠点がある。
（ハ）目的
この発明は上記事情に鑑みてなされたもので、電極の段
切れを防止しうるコンタクトホールを簡便な工程でもっ
て再現性良く形成することのできる半導体装置の製造方
法を提供することを目的としている。
切れを防止しうるコンタクトホールを簡便な工程でもっ
て再現性良く形成することのできる半導体装置の製造方
法を提供することを目的としている。
（ニ）構成
この発明に係る半導体装置の製造方法の特徴とする処は
、コンタクトホール形成層の上部に第１のレジストを被
着し、形成すべきコンタクトホールに対応して前記第１
のレジストを開口する工程と、前記第１のレジストの上
部に第２のレジストを被着し、この第２のレジストを前
記第１のレジストの開口部よりも太き（開口することに
より、前記第１および第２のレジストの開口部を階段状
にする工程と、前記第１および第２のレジストをマスク
として前記コンタクトホール形成層を異方性エツチング
でもってエツチングすることにより、コンタクトホール
周縁の前記コンタクトホール形成層を階段状にする工程
とを具備したことにある。
、コンタクトホール形成層の上部に第１のレジストを被
着し、形成すべきコンタクトホールに対応して前記第１
のレジストを開口する工程と、前記第１のレジストの上
部に第２のレジストを被着し、この第２のレジストを前
記第１のレジストの開口部よりも太き（開口することに
より、前記第１および第２のレジストの開口部を階段状
にする工程と、前記第１および第２のレジストをマスク
として前記コンタクトホール形成層を異方性エツチング
でもってエツチングすることにより、コンタクトホール
周縁の前記コンタクトホール形成層を階段状にする工程
とを具備したことにある。
（ホ）実施例
第１図はこの発明に係る半導体装置の製造方法の一実施
例を示す説明図である。
例を示す説明図である。
同図を参考にして以下説明する。
■ 例えばシリコンからなる半導体基板１０の表面に被
着された例えば５ｉｎ２からなるコンタクトホール形成
Ｎ２０の上部に、第１のレジスト３０を塗布し、露光・
現象工程を経て、コンタクトホールを形成すべき部分の
第１のレジスト３０を開口する（第１図（ａｌ参照）。
着された例えば５ｉｎ２からなるコンタクトホール形成
Ｎ２０の上部に、第１のレジスト３０を塗布し、露光・
現象工程を経て、コンタクトホールを形成すべき部分の
第１のレジスト３０を開口する（第１図（ａｌ参照）。
■ 第１のレジスト３０の上部に第２のレジスト４０を
被着し、第２のレジス）４０を■工程と同様にして第１
のレジスト３０の開口部３１よりも大きく開口する。こ
れにより第１および第２のレジスト３０．４０の開口部
３１．４１を階段状にする（第１図（ｂ）参照）。
被着し、第２のレジス）４０を■工程と同様にして第１
のレジスト３０の開口部３１よりも大きく開口する。こ
れにより第１および第２のレジスト３０．４０の開口部
３１．４１を階段状にする（第１図（ｂ）参照）。
■ 第１および第２のレジスト３０．４０をマスクとし
て、例えばＲＩＥ法でもってコンタクトホール形成Ｆｉ
ｉ２０をエツチングする。このＲＩＥ法では異方性エツ
チングガスとして例えばＣＨＦ３を用いる。このとき、
エツチングによりコンタクトホール形成Ｎ２０と第１の
レジスト３０と第２のレジスト４０との各露出部分が所
定の割合でエツチングされる（第１図（Ｃ）参照）。そ
して、更にエツチングが進んでくると、第２のレジスト
４０が完全に除去される前に、第１のレジスト３０の露
出部分が除去されてしまうと、その下部のコンタクトホ
ール形成層２０のエツチングを開始する。その後、前記
第１のレジスト３０のマスクによりエツチングされた部
分のコンタクトホール形成層２０が基板１０の表面まで
エツチングさせることにより、コンタクトホール２１周
縁のコンタクトホール形成層２０を階段状にさせる（第
１図（ｄｌ参照）。
て、例えばＲＩＥ法でもってコンタクトホール形成Ｆｉ
ｉ２０をエツチングする。このＲＩＥ法では異方性エツ
チングガスとして例えばＣＨＦ３を用いる。このとき、
エツチングによりコンタクトホール形成Ｎ２０と第１の
レジスト３０と第２のレジスト４０との各露出部分が所
定の割合でエツチングされる（第１図（Ｃ）参照）。そ
して、更にエツチングが進んでくると、第２のレジスト
４０が完全に除去される前に、第１のレジスト３０の露
出部分が除去されてしまうと、その下部のコンタクトホ
ール形成層２０のエツチングを開始する。その後、前記
第１のレジスト３０のマスクによりエツチングされた部
分のコンタクトホール形成層２０が基板１０の表面まで
エツチングさせることにより、コンタクトホール２１周
縁のコンタクトホール形成層２０を階段状にさせる（第
１図（ｄｌ参照）。
しかる後、前記残余の第１のレジス）３０を除去して、
通常の半導体装置の製造方法と同様にして電極が形成さ
れる。
通常の半導体装置の製造方法と同様にして電極が形成さ
れる。
なお、コンタクトホール形成Ｆｆ２０は上記実施例で説
明したＳ ｉＯ２に限定されないことは言うまでもない
。また、コンタクトホール形成層２０と第１および第２
のレジスト３０．４０とのエツチングレートの比率を適
宜可変することにより、コンタクトホール２１周縁のコ
ンタクトホール形成層２０に形成される階段法部分の形
状を自由にコントロールすることができる。
明したＳ ｉＯ２に限定されないことは言うまでもない
。また、コンタクトホール形成層２０と第１および第２
のレジスト３０．４０とのエツチングレートの比率を適
宜可変することにより、コンタクトホール２１周縁のコ
ンタクトホール形成層２０に形成される階段法部分の形
状を自由にコントロールすることができる。
（へ）効果
この発明は上記詳説したように、階段状の開口部を持つ
２層のレジストをマスクとして、コンタクトホール形成
層を異方性エツチングでエツチングしているから、コン
タクトホールの周縁のコンタクトホール形成層を階段状
にせしめることができると共に、オーバーエツチングす
ることなく設計通りのコンタクトホールが得られる。そ
の結果、電極の形成時における電極の段差切れを防止し
うると共に、パターン余裕度が向上し特性上の信頼性を
向上させることができる。
２層のレジストをマスクとして、コンタクトホール形成
層を異方性エツチングでエツチングしているから、コン
タクトホールの周縁のコンタクトホール形成層を階段状
にせしめることができると共に、オーバーエツチングす
ることなく設計通りのコンタクトホールが得られる。そ
の結果、電極の形成時における電極の段差切れを防止し
うると共に、パターン余裕度が向上し特性上の信頼性を
向上させることができる。
第１図は発明に係る半導体装置の製造方法の一実施例を
示す説明図である。 １０・・・基板、２０・・・コンタクトホール形成層、
２１・・・コンタクトホール、３０・・・第１のレジス
ト、３１・・・開口部、４０・・・第２のレジスト、４
１・・・開口部。 特許出願人 ローム株式会社代理人 弁理
士 大 西 孝 治第１図
示す説明図である。 １０・・・基板、２０・・・コンタクトホール形成層、
２１・・・コンタクトホール、３０・・・第１のレジス
ト、３１・・・開口部、４０・・・第２のレジスト、４
１・・・開口部。 特許出願人 ローム株式会社代理人 弁理
士 大 西 孝 治第１図
Claims (1)
- （１）コンタクトホール形成層の上部に第１のレジスト
を被着し、形成すべきコンタクトホールに対応して前記
第１のレジストを開口する工程と、前記第１のレジスト
の上部に第２のレジストを被着し、この第２のレジスト
を前記第１のレジストの開口部よりも大きく開口するこ
とにより、前記第１および第２のレジストの開口部を階
段状にする工程と、 前記第１および第２のレジストをマスクとして前記コン
タクトホール形成層を異方性エッチングでもってエッチ
ングすることにより、コンタクトホール周縁の前記コン
タクトホール形成層を階段状にする工程とを具備したこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128985A JPS61208833A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128985A JPS61208833A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208833A true JPS61208833A (ja) | 1986-09-17 |
Family
ID=12882767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128985A Pending JPS61208833A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208833A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199453A (ja) * | 1988-02-04 | 1989-08-10 | Fujitsu Ltd | 超伝導体素子の製造方法 |
| US5001080A (en) * | 1984-05-18 | 1991-03-19 | Fujitsu Limited Of 1015 | Method for producing a monolithically integrated optoelectronic device |
| US5362677A (en) * | 1988-06-20 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a field effect transistor with a gate recess structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172336A (ja) * | 1985-01-25 | 1986-08-04 | Mitsubishi Electric Corp | 半導体装置電極開口部の形成方法 |
| JPS61187236A (ja) * | 1985-02-14 | 1986-08-20 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-03-13 JP JP5128985A patent/JPS61208833A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172336A (ja) * | 1985-01-25 | 1986-08-04 | Mitsubishi Electric Corp | 半導体装置電極開口部の形成方法 |
| JPS61187236A (ja) * | 1985-02-14 | 1986-08-20 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001080A (en) * | 1984-05-18 | 1991-03-19 | Fujitsu Limited Of 1015 | Method for producing a monolithically integrated optoelectronic device |
| JPH01199453A (ja) * | 1988-02-04 | 1989-08-10 | Fujitsu Ltd | 超伝導体素子の製造方法 |
| US5362677A (en) * | 1988-06-20 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a field effect transistor with a gate recess structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4523976A (en) | Method for forming semiconductor devices | |
| JPS61101047A (ja) | 集積電子構成要素を形成するためのビーク部の形成が低減されたプラノツクス法 | |
| JPS61208833A (ja) | 半導体装置の製造方法 | |
| JPH03108330A (ja) | 半導体装置の製造方法 | |
| JPH05109719A (ja) | 半導体装置の製造方法 | |
| JPS61296722A (ja) | 半導体装置の製造方法 | |
| JPS58100434A (ja) | リフトオフ用スペ−サ−の形成方法 | |
| KR100247642B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JPS60254733A (ja) | パタ−ン形成法 | |
| JPH0621432A (ja) | 半導体装置の製造方法 | |
| JPH03239331A (ja) | 半導体装置の製造方法 | |
| JPH02125427A (ja) | コンタクト孔形成法 | |
| JPH04221826A (ja) | 半導体装置の製造方法 | |
| JPH01244636A (ja) | 半導体装置の製造方法 | |
| JPH11224898A (ja) | レジストを用いた溝穴形成方法 | |
| JPH05160107A (ja) | エッチング方法 | |
| JPH01206645A (ja) | 半導体装置の製造方法 | |
| JPH02170553A (ja) | 半導体装置の製造方法 | |
| JPS62104139A (ja) | 半導体装置の製造方法 | |
| JPS62174945A (ja) | 半導体装置の配線形成方法 | |
| JPH11340244A (ja) | 半導体装置の製造方法 | |
| JPS6271247A (ja) | 半導体装置の製造方法 | |
| JPH04290424A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPS5928344A (ja) | 半導体装置の製造方法 | |
| JPH02103937A (ja) | 半導体装置の製造方法 |