JPS6271247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6271247A JPS6271247A JP21142185A JP21142185A JPS6271247A JP S6271247 A JPS6271247 A JP S6271247A JP 21142185 A JP21142185 A JP 21142185A JP 21142185 A JP21142185 A JP 21142185A JP S6271247 A JPS6271247 A JP S6271247A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はシリコン基板を使用した集積回路における素
子分離法に係り、特に素子分離領域の寸法を極めて微細
にすることができる半導体装置の製造方法に関する。
子分離法に係り、特に素子分離領域の寸法を極めて微細
にすることができる半導体装置の製造方法に関する。
［発明の技術的背景とその問題点コ
シリコン基板を使用した集猜回路における素子分離法に
は種々のものがある。従来から良く知られている代表的
な素子分離法として、コブシナ−法およびその改良型や
、基板に溝を形成しここに酸化膜を埋め込む例えばＢＯ
Ｘ法等がある。
は種々のものがある。従来から良く知られている代表的
な素子分離法として、コブシナ−法およびその改良型や
、基板に溝を形成しここに酸化膜を埋め込む例えばＢＯ
Ｘ法等がある。
前者のコブシナ−法は、第２図の断面図に示すように、
予めシリコン半導体基板２０の表面に薄いシリコン酸化
膜２１を形成しておき、その上にシリコンナイトライド
（Ｓ ｉ：＋ Ｎｔ ）からなるマスク２２を形成し、
このマスク２２を用いて基板２０を選択的に酸化するこ
とにより素子分離領域２３を形成するものである。
予めシリコン半導体基板２０の表面に薄いシリコン酸化
膜２１を形成しておき、その上にシリコンナイトライド
（Ｓ ｉ：＋ Ｎｔ ）からなるマスク２２を形成し、
このマスク２２を用いて基板２０を選択的に酸化するこ
とにより素子分離領域２３を形成するものである。
ところが、このコプラナー法では周知のように、素子分
離領域２３の端部で分離用の酸化膜がマスク２２の下部
に深く入り込むいわゆるバーズビークが生じる。このよ
うな素子分離領域形成時の変換誤差により、このコブシ
ナ−法では１μｍ以下の寸法の素子分離領域を形成する
ことができないという欠点がある。
離領域２３の端部で分離用の酸化膜がマスク２２の下部
に深く入り込むいわゆるバーズビークが生じる。このよ
うな素子分離領域形成時の変換誤差により、このコブシ
ナ−法では１μｍ以下の寸法の素子分離領域を形成する
ことができないという欠点がある。
後者のＢＯＸ法による素子分離は次のように行われる。
すなわち、まず第３ａ図の断面図に示すように、シリコ
ン半導体基板３０上にシリコン酸化膜３１および金属膜
、例えばアルミニューム膜３２をそれぞれ所定の厚みに
堆積し、アルミニューム膜３２上にフォトレジスト膜３
３を塗布し、これをパターニングして素子形成予定領域
上にのみこのフォトレジスト膜３３を残す。次に第３ｂ
図に示すように上記フォトレジスト膜３３をマスクにし
て、まずアルミニューム膜３２を選択的にエツチング除
去し、続いてその下部のシリコン酸化膜３１を選択的に
エツチング除去し、その後、基板３０を所定の厚みだけ
選択的にエツチング除去する。基板３０のエツチング後
は全面にシリコン酸化膜３４をＣＶＤ法により堆積する
。次に上記シリコン酸化膜３４は緩衝フッ酸に対するエ
ツチング速度が段差側壁部で著しく速いことを利用し、
第３ｃ図に示すようにこのシリコン酸化膜３４の素子形
成予定領域の側壁部のみを除去する。しかる後、第３ｄ
図に示すように素子形成予定領域上のアルミニニーム膜
３２とシリコン酸化膜３４を加熱した過酸化水素水と硫
酸の混合液により、いわゆるリフトオフ技術により除去
する。次に第３ｅ図に示すように、ＣＶＤ法によりシリ
コン酸化膜３６を堆積し、さらにその上にレジスト３５
を塗布して表面を平坦化する。最後に、レジスト３５と
シリコン酸化膜３６を素子形成予定領域が露出するまで
エッチバックすると第３ｆ図に示すような素子分離がで
きる。
ン半導体基板３０上にシリコン酸化膜３１および金属膜
、例えばアルミニューム膜３２をそれぞれ所定の厚みに
堆積し、アルミニューム膜３２上にフォトレジスト膜３
３を塗布し、これをパターニングして素子形成予定領域
上にのみこのフォトレジスト膜３３を残す。次に第３ｂ
図に示すように上記フォトレジスト膜３３をマスクにし
て、まずアルミニューム膜３２を選択的にエツチング除
去し、続いてその下部のシリコン酸化膜３１を選択的に
エツチング除去し、その後、基板３０を所定の厚みだけ
選択的にエツチング除去する。基板３０のエツチング後
は全面にシリコン酸化膜３４をＣＶＤ法により堆積する
。次に上記シリコン酸化膜３４は緩衝フッ酸に対するエ
ツチング速度が段差側壁部で著しく速いことを利用し、
第３ｃ図に示すようにこのシリコン酸化膜３４の素子形
成予定領域の側壁部のみを除去する。しかる後、第３ｄ
図に示すように素子形成予定領域上のアルミニニーム膜
３２とシリコン酸化膜３４を加熱した過酸化水素水と硫
酸の混合液により、いわゆるリフトオフ技術により除去
する。次に第３ｅ図に示すように、ＣＶＤ法によりシリ
コン酸化膜３６を堆積し、さらにその上にレジスト３５
を塗布して表面を平坦化する。最後に、レジスト３５と
シリコン酸化膜３６を素子形成予定領域が露出するまで
エッチバックすると第３ｆ図に示すような素子分離がで
きる。
このような方法によればコブシナ−法にみられるような
バーズビークは生じないが、製造工程が複雑になり、生
産性に乏しいという欠点がある。
バーズビークは生じないが、製造工程が複雑になり、生
産性に乏しいという欠点がある。
［発明の目的コ
この発明は上記のような事情を考慮してなされたもので
ありその目的は、製造工程が簡単であり、かつ微細な寸
法の素子分離領域を形成することができる半導体装置の
製造方法を提供することにある。
ありその目的は、製造工程が簡単であり、かつ微細な寸
法の素子分離領域を形成することができる半導体装置の
製造方法を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、シリコン
半導体基体の全面にシリコン酸化膜を形成し、素子形成
予定領域を除いて上記シリコン酸化膜を選択的に除去し
てシリコン酸化膜に対し基体の表面に通じる孔を形成し
、次に全面に耐酸化性部材を堆積形成し、上記耐酸化性
部材を異方性エツチング法で処理して上記シリコン酸化
膜に形成された孔の側壁のみに耐酸化性部材を残し、こ
の残された耐酸化性部材および上記シリコン酸化膜をマ
スクに使用して上記基体を酸化することにより、基体の
表面にシリコン酸化膜を形成し、この後、酸化のマスク
として使用した耐酸化性部材およびシリコン酸化膜を除
去するようにしている。
半導体基体の全面にシリコン酸化膜を形成し、素子形成
予定領域を除いて上記シリコン酸化膜を選択的に除去し
てシリコン酸化膜に対し基体の表面に通じる孔を形成し
、次に全面に耐酸化性部材を堆積形成し、上記耐酸化性
部材を異方性エツチング法で処理して上記シリコン酸化
膜に形成された孔の側壁のみに耐酸化性部材を残し、こ
の残された耐酸化性部材および上記シリコン酸化膜をマ
スクに使用して上記基体を酸化することにより、基体の
表面にシリコン酸化膜を形成し、この後、酸化のマスク
として使用した耐酸化性部材およびシリコン酸化膜を除
去するようにしている。
［発明の実施例コ
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体装置の製造方法の製造工
程を順次示す断面図−である。
程を順次示す断面図−である。
まず、第１ａ図に示すように、シリコン半導体基板ｌＧ
の表面を酸化して８０００λ程度の厚みのシリコン酸化
膜１１を形成した後、このシリコン酸化膜１１をＰＥＰ
（写真蝕刻技術）およびＲＩＥ （反応性イオンエツ
チング）技術を月いてパタニングすることにより、素子
形成予定領域を除いた部分のシリコン酸化膜１１を選択
的に除去し、シリコン酸化膜１１に孔１２を形成する。
の表面を酸化して８０００λ程度の厚みのシリコン酸化
膜１１を形成した後、このシリコン酸化膜１１をＰＥＰ
（写真蝕刻技術）およびＲＩＥ （反応性イオンエツ
チング）技術を月いてパタニングすることにより、素子
形成予定領域を除いた部分のシリコン酸化膜１１を選択
的に除去し、シリコン酸化膜１１に孔１２を形成する。
次に第１ｂ図に示すように、ＣＶＤ （化学的気相成長
法）により全面にシリコンナイトライド（Ｓｉ３Ｎｔ）
膜１３を２５００人程度０厚みに堆積形成する。このと
き、このシリコンナイトライド膜１３は上記シリコン酸
化膜１１に形成された孔１２の表面にも一様の厚みに堆
積される。
法）により全面にシリコンナイトライド（Ｓｉ３Ｎｔ）
膜１３を２５００人程度０厚みに堆積形成する。このと
き、このシリコンナイトライド膜１３は上記シリコン酸
化膜１１に形成された孔１２の表面にも一様の厚みに堆
積される。
次に第１Ｃ図に示すように、ＲＩＥ技術を用いて上記シ
リコンナイトライド膜１３をその膜厚性だけエツチング
除去する。このＲＩＥ技術による異方性エツチングの効
果により、上記シリコンナイトライド膜１３は上記シリ
コン酸化膜１１に形成された孔１２の側壁のみに残る。
リコンナイトライド膜１３をその膜厚性だけエツチング
除去する。このＲＩＥ技術による異方性エツチングの効
果により、上記シリコンナイトライド膜１３は上記シリ
コン酸化膜１１に形成された孔１２の側壁のみに残る。
この後、上記シリコンナイトライド膜１３をエツチング
除去したことにより露出した基板１０の表面を、ＲＩＥ
技術により１５００人程度エフチングする。
除去したことにより露出した基板１０の表面を、ＲＩＥ
技術により１５００人程度エフチングする。
次に第１ｄ図に示すように、上記第１Ｃ図の工程で残さ
れたシリコンナイトライド膜１３および前記シリコン酸
化膜１１を酸化用のマスクとして用いて３０００人相当
の酸化を行ない、露出している基板１０の表面にシリコ
ン酸化膜１４を形成する。この酸化の際、素子形成予定
領域上には厚いシリコン酸化膜１１が、さらにこの素子
形成予定領域の周辺領域上には耐酸化性部材からなる厚
いシリコンナイトライド膜１３が存在しているので、素
子形成予定領域周辺の基板１０に対して酸素が供給され
にくくなる。従って、このとき形成されるシリコン酸化
膜１４には、従来のコブシナ−法のようなバーズビーク
は発生しない。
れたシリコンナイトライド膜１３および前記シリコン酸
化膜１１を酸化用のマスクとして用いて３０００人相当
の酸化を行ない、露出している基板１０の表面にシリコ
ン酸化膜１４を形成する。この酸化の際、素子形成予定
領域上には厚いシリコン酸化膜１１が、さらにこの素子
形成予定領域の周辺領域上には耐酸化性部材からなる厚
いシリコンナイトライド膜１３が存在しているので、素
子形成予定領域周辺の基板１０に対して酸素が供給され
にくくなる。従って、このとき形成されるシリコン酸化
膜１４には、従来のコブシナ−法のようなバーズビーク
は発生しない。
次に第１ｅ図に示すように、素子形成予定領域上で４０
００人程度０厚みになるようにフォトレジスト１５を塗
布した後、このフォトレジスト１５を５０００人程度エ
ソチバックする。この工程により、素子形成予定領域上
では上記フォトレジスト１５が完全に除去され、上記孔
１２内のみにフォトレジスト１５が残る。
００人程度０厚みになるようにフォトレジスト１５を塗
布した後、このフォトレジスト１５を５０００人程度エ
ソチバックする。この工程により、素子形成予定領域上
では上記フォトレジスト１５が完全に除去され、上記孔
１２内のみにフォトレジスト１５が残る。
次に素子形成予定領域上に残されているシリコン酸化膜
１１をフッ酸により除去し、さらに上記孔１２内に残さ
れているフォトレジスト１５を除去した後、例えば１８
０℃に加熱したリン酸により上記シリコンナイトライド
膜１３を除去することにより、第１ｆ図に示すように素
子分離領域にシリコン酸化膜１４が埋め込まれ、かつ表
面が平らにされた基板１０が形成される。この後は、こ
の基板１０の素子形成予定領域に周知の方法で素子を形
成することにより半導体装置が完成する。
１１をフッ酸により除去し、さらに上記孔１２内に残さ
れているフォトレジスト１５を除去した後、例えば１８
０℃に加熱したリン酸により上記シリコンナイトライド
膜１３を除去することにより、第１ｆ図に示すように素
子分離領域にシリコン酸化膜１４が埋め込まれ、かつ表
面が平らにされた基板１０が形成される。この後は、こ
の基板１０の素子形成予定領域に周知の方法で素子を形
成することにより半導体装置が完成する。
このようにこの実施例の方法は従来のＢＯＸ法に比較し
て製造工程が極めて簡単になる。さらにこの方法によれ
ば、素子分離領域を埋めるシリコン酸化膜１４にバーズ
ビークが発生しないので、素子分離領域の寸法を十分に
微細化することができる。しかも、前記第１ａ図の工程
でシリコン酸化膜１１に形成される孔１２の寸法はＰＥ
Ｐ技術の最少寸法であり、素子分離用のシリコン酸化膜
１４を形成する際に孔１２の側壁にはシリコンナイトラ
イド膜１３が残されるので、このシリコン酸化１１４１
４を形成する際の酸素供給用の孔の寸法はさらに狭くさ
れる。このため、この酸化によって形成されるシリコン
酸化膜１４の寸法はより小さくされる。
て製造工程が極めて簡単になる。さらにこの方法によれ
ば、素子分離領域を埋めるシリコン酸化膜１４にバーズ
ビークが発生しないので、素子分離領域の寸法を十分に
微細化することができる。しかも、前記第１ａ図の工程
でシリコン酸化膜１１に形成される孔１２の寸法はＰＥ
Ｐ技術の最少寸法であり、素子分離用のシリコン酸化膜
１４を形成する際に孔１２の側壁にはシリコンナイトラ
イド膜１３が残されるので、このシリコン酸化１１４１
４を形成する際の酸素供給用の孔の寸法はさらに狭くさ
れる。このため、この酸化によって形成されるシリコン
酸化膜１４の寸法はより小さくされる。
また、シリコン酸化膜１４を形成する前に基板１゜の表
面を所定の厚みだけエツチング除去している。
面を所定の厚みだけエツチング除去している。
−・般にシリコン基板を酸化してシリコン酸化膜を形成
する場合、形成後のシリコン酸化膜の体積は元の基板よ
りも増加することが知られている。そこで上記実施例の
ように、シリコン酸化膜１４を形成する前に基板１０の
表面を所定の厚みだけエツチング除去することにより、
シリコン酸化膜１４の形成後の基板ｌＯの表面は図示す
るように高低の差が少なくなり、その表面がほぼ平坦化
される。
する場合、形成後のシリコン酸化膜の体積は元の基板よ
りも増加することが知られている。そこで上記実施例の
ように、シリコン酸化膜１４を形成する前に基板１０の
表面を所定の厚みだけエツチング除去することにより、
シリコン酸化膜１４の形成後の基板ｌＯの表面は図示す
るように高低の差が少なくなり、その表面がほぼ平坦化
される。
なお、この発明は限定されるものではなく種々の変形が
可能であることはいうまでもない。例えば上記実施例で
は前記孔１２の側壁に残す耐酸化性部材からなる膜がシ
リコンナイトライド膜１３である場合について説明した
が、これは基板１０の酸化をブロックするような部材か
らなる膜であればどのようにものを使用してもかまわな
い。
可能であることはいうまでもない。例えば上記実施例で
は前記孔１２の側壁に残す耐酸化性部材からなる膜がシ
リコンナイトライド膜１３である場合について説明した
が、これは基板１０の酸化をブロックするような部材か
らなる膜であればどのようにものを使用してもかまわな
い。
［発明の効果］
以上説明したようにこの発明によれば、製造工程が簡単
であり、かつ微細な寸法の素子分離領域を形成すること
ができる半導体装置の製造方法を提供することができる
。
であり、かつ微細な寸法の素子分離領域を形成すること
ができる半導体装置の製造方法を提供することができる
。
第１図はこの発明の一実施例の方法の各工程を順次示す
断面図、第２図は従来方法の断面図、第３図は上記とは
異なる従来方法の各工程を順次示す断面図である。 １０・・・シリコン半導体基板、１１・・・シリコン酸
化膜、１２・・・孔、１３・・・シリコンナイトライド
膜、１４・・・分離用のシリコン酸化膜、１５・・・フ
ォトレジスト。 出願人代理人 弁理士 鈴江武彦 第１ａ図 第１ｂ図 第１０図 第１ｄ図 第１ｅ図 第１１図 第２図 第３ａ図 第３ｂ図
断面図、第２図は従来方法の断面図、第３図は上記とは
異なる従来方法の各工程を順次示す断面図である。 １０・・・シリコン半導体基板、１１・・・シリコン酸
化膜、１２・・・孔、１３・・・シリコンナイトライド
膜、１４・・・分離用のシリコン酸化膜、１５・・・フ
ォトレジスト。 出願人代理人 弁理士 鈴江武彦 第１ａ図 第１ｂ図 第１０図 第１ｄ図 第１ｅ図 第１１図 第２図 第３ａ図 第３ｂ図
Claims (3)
- （１）シリコン半導体基体の全面にシリコン酸化膜を形
成する工程と、素子形成予定領域を除いて上記シリコン
酸化膜を選択的に除去しこのシリコン酸化膜に対して基
体の表面に通じる孔を形成する工程と、全面に耐酸化性
部材を堆積形成する工程と、上記耐酸化性部材を異方性
エッチング法で処理しこの耐酸化性部材を上記シリコン
酸化膜に形成された孔の側壁のみに残す工程と、上記工
程で残された耐酸化性部材および上記シリコン酸化膜を
マスクに使用して上記基体を酸化し基体の表面にシリコ
ン酸化膜を形成する工程とを具備したことを特徴とする
半導体装置の製造方法。 - （２）シリコン半導体基体の全面にシリコン酸化膜を形
成する工程と、素子形成予定領域を除いて上記シリコン
酸化膜を選択的に除去してこのシリコン酸化膜に対して
基体の表面に通じる孔を形成する工程と、全面に耐酸化
性部材を堆積形成する工程と、上記耐酸化性部材を異方
性エッチング法で処理して耐酸化性部材を上記シリコン
酸化膜に形成された孔の側壁のみに残す工程と、上記工
程で残された耐酸化性部材および上記シリコン酸化膜を
マスクに使用して上記基体を所定の厚みだけエッチング
する工程と、上記耐酸化性部材および上記シリコン酸化
膜をマスクに使用して上記基体を酸化し基体の表面にシ
リコン酸化膜を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。 - （３）前記耐酸化性部材がシリコンナイトライドで構成
されている特許請求の範囲第１項および第２項のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21142185A JPS6271247A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21142185A JPS6271247A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271247A true JPS6271247A (ja) | 1987-04-01 |
Family
ID=16605675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21142185A Pending JPS6271247A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298451A (en) * | 1991-04-30 | 1994-03-29 | Texas Instruments Incorporated | Recessed and sidewall-sealed poly-buffered LOCOS isolation methods |
| US6297130B1 (en) * | 1991-04-30 | 2001-10-02 | Texas Instruments Incorporated | Recessed, sidewall-sealed and sandwiched poly-buffered LOCOS isolation methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
-
1985
- 1985-09-25 JP JP21142185A patent/JPS6271247A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165637A (en) * | 1979-06-11 | 1980-12-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298451A (en) * | 1991-04-30 | 1994-03-29 | Texas Instruments Incorporated | Recessed and sidewall-sealed poly-buffered LOCOS isolation methods |
| US6297130B1 (en) * | 1991-04-30 | 2001-10-02 | Texas Instruments Incorporated | Recessed, sidewall-sealed and sandwiched poly-buffered LOCOS isolation methods |
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