JPS61288445A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61288445A JPS61288445A JP13114285A JP13114285A JPS61288445A JP S61288445 A JPS61288445 A JP S61288445A JP 13114285 A JP13114285 A JP 13114285A JP 13114285 A JP13114285 A JP 13114285A JP S61288445 A JPS61288445 A JP S61288445A
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- JP
- Japan
- Prior art keywords
- film
- wiring
- insulating film
- layer
- layer wiring
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路において、眉間絶縁膜を平坦化
し、断線のない良好な多層配線形成を目的とした半導体
装置の製造方法に関する。
し、断線のない良好な多層配線形成を目的とした半導体
装置の製造方法に関する。
従来の技術
従来の技術による多層配線形成工程の主要部を、第２図
ａ −ｄの工程順断面図を用いてのべる。
ａ −ｄの工程順断面図を用いてのべる。
まず、第２図ａに示すように、Ｓｔ 基板１上に形成し
た絶縁膜２上にＡｌ膜３を蒸着し、ホトリソグラフィ一
工程によシレジストパターン４を形成する。次にこのレ
ジストパターン４をマスクとしてＡｌ膜３をエツチング
し、第２図すに示すように、レジストパターン４を除去
して第１層目の配線を形成する。
た絶縁膜２上にＡｌ膜３を蒸着し、ホトリソグラフィ一
工程によシレジストパターン４を形成する。次にこのレ
ジストパターン４をマスクとしてＡｌ膜３をエツチング
し、第２図すに示すように、レジストパターン４を除去
して第１層目の配線を形成する。
次に、第２図Ｃに示すように、層間絶縁膜６をＣＶＤ法
により形成し、さらに第２図ｄに示すように第１層目の
配線用Ａｌ膜３と第２層目の配線とのコンタクトホール
７をホトリソグラフィ一工程およびエツチング工程によ
り形成した後、第２層目のＡｌ膜８を蒸着法により形成
する。さらにこの図面には示さないが、第１層目の場合
と同様に、必要に応じホトリソグラフィ一工程およびエ
ツチング工程により、第２層目の配線形成を行なう。
により形成し、さらに第２図ｄに示すように第１層目の
配線用Ａｌ膜３と第２層目の配線とのコンタクトホール
７をホトリソグラフィ一工程およびエツチング工程によ
り形成した後、第２層目のＡｌ膜８を蒸着法により形成
する。さらにこの図面には示さないが、第１層目の場合
と同様に、必要に応じホトリソグラフィ一工程およびエ
ツチング工程により、第２層目の配線形成を行なう。
発明が解決しようとする問題点
上記方法により多層配線を形成した場合、第２図ｄから
れかるように、第１層Ａｌパターン上の層間絶縁膜に段
差が生じ、その上に蒸着した第２層ＡＩ膜の配線が、こ
の段差部分で断線したり極端に薄くなったりする。
れかるように、第１層Ａｌパターン上の層間絶縁膜に段
差が生じ、その上に蒸着した第２層ＡＩ膜の配線が、こ
の段差部分で断線したり極端に薄くなったりする。
本発明は上記問題点を解決するものであり、微細化、高
密度化および三次元化を要する超ＬＳＩにおいて有効な
半導体装置の製造方法を提供するものである。
密度化および三次元化を要する超ＬＳＩにおいて有効な
半導体装置の製造方法を提供するものである。
問題点を解決するための手段
本発明は第１層目の配線パターン層をホトレジストマス
クを用いて形成した後に、同ホトレジストマスクを残し
たまま、絶縁膜を蒸着または低温のＣＶＤ法により、前
記第１層配線の膜厚と同じ厚さ形成して同配線層がエツ
チングされた部分を絶縁膜で埋めて、その後ホトレジス
トマスクを同上の前記絶縁膜と同時に除去し、その上か
らＣＶＤ法によシ層間絶縁膜を形成することにより、層
間絶縁膜を平坦化し、この上に第２層目の配線層を形成
するものである。
クを用いて形成した後に、同ホトレジストマスクを残し
たまま、絶縁膜を蒸着または低温のＣＶＤ法により、前
記第１層配線の膜厚と同じ厚さ形成して同配線層がエツ
チングされた部分を絶縁膜で埋めて、その後ホトレジス
トマスクを同上の前記絶縁膜と同時に除去し、その上か
らＣＶＤ法によシ層間絶縁膜を形成することにより、層
間絶縁膜を平坦化し、この上に第２層目の配線層を形成
するものである。
作 用
第１層目の配線パターン形成後、同配線のない部分を絶
縁膜で埋めることにより、この上に形成される眉間絶縁
膜が平坦化される。したがって、その上に形成される第
２層目の線には、断線あるいは膜厚の薄くなる部分がな
く、良好な配線形成が可能である。
縁膜で埋めることにより、この上に形成される眉間絶縁
膜が平坦化される。したがって、その上に形成される第
２層目の線には、断線あるいは膜厚の薄くなる部分がな
く、良好な配線形成が可能である。
実施例
以下、実施例を用いて、本発明を具体的に詳述する。第
１図ａ ”−ｅは本発明の実施例を示した半導体集積回
路の主要部の工程順断面図である。
１図ａ ”−ｅは本発明の実施例を示した半導体集積回
路の主要部の工程順断面図である。
まず第１図ａに示すようにＳｔ 基板１上に形成した絶
縁膜２上に配線用Ａｌ膜３を蒸着し、ホトリソグラフィ
一工程によりレジストパターン４を形成する。次に第１
図すに示すようにこのレジストパターン４をマスクとし
てＡｅ膜３をエツチングし、配線形成を行なう。次に、
第１図Ｃのように、レジストパターン４を残したまま、
スパッタ蒸着、電子ビーム蒸着等の蒸着法または光ＣＶ
Ｄ等の低温ＣＶＤ法によシ、絶縁膜５を形成し、先の工
程でエツチング除去されたＡｌのない部分を同厚の絶縁
膜５で埋める。次にレジストパターン４を同上の絶縁膜
６と同時にリフトオフ工程で除去し、第１図ｄに示すよ
うに平坦化を行なう０さらにＣＶＤ法により眉間絶縁膜
６を形成し、コンタクトホール７形成の後、第２図ｅの
ように、第２層目のＡＩ膜８を蒸着し、以下、図には示
していないが、通常の工程により第１層目と同様にフォ
トリソグラフィ一工程およびエツチング工程により配線
パターンを形成し、多層配線構造の半導体装置を完成す
る。
縁膜２上に配線用Ａｌ膜３を蒸着し、ホトリソグラフィ
一工程によりレジストパターン４を形成する。次に第１
図すに示すようにこのレジストパターン４をマスクとし
てＡｅ膜３をエツチングし、配線形成を行なう。次に、
第１図Ｃのように、レジストパターン４を残したまま、
スパッタ蒸着、電子ビーム蒸着等の蒸着法または光ＣＶ
Ｄ等の低温ＣＶＤ法によシ、絶縁膜５を形成し、先の工
程でエツチング除去されたＡｌのない部分を同厚の絶縁
膜５で埋める。次にレジストパターン４を同上の絶縁膜
６と同時にリフトオフ工程で除去し、第１図ｄに示すよ
うに平坦化を行なう０さらにＣＶＤ法により眉間絶縁膜
６を形成し、コンタクトホール７形成の後、第２図ｅの
ように、第２層目のＡＩ膜８を蒸着し、以下、図には示
していないが、通常の工程により第１層目と同様にフォ
トリソグラフィ一工程およびエツチング工程により配線
パターンを形成し、多層配線構造の半導体装置を完成す
る。
発明の効果
本発明によれば、第１層目の配線形成の後、同配線のな
い部分を絶縁物で埋め、その上の眉間絶縁膜を形成して
平坦化するため、第２層目の配線も、この平坦部に形成
され、同配線の断線等の不良が発生せず、多層配線構造
が確実、安定に実現可能である。
い部分を絶縁物で埋め、その上の眉間絶縁膜を形成して
平坦化するため、第２層目の配線も、この平坦部に形成
され、同配線の断線等の不良が発生せず、多層配線構造
が確実、安定に実現可能である。
第１図ａ二ｅは本発明における実施例工程順断面図、第
２図ａ −ｄは従来の技術を示す工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・第１層目Ａｌ膜、４・・・・・・ホトレ
ジストパターン、６・・・・・・絶縁膜、６・・・・・
・層間絶縁膜、７・・・・・・コンタクトホール、８・
・・−・・第２層目Ａｌ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３・
・・一層＠Ａノ膿
２図ａ −ｄは従来の技術を示す工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・第１層目Ａｌ膜、４・・・・・・ホトレ
ジストパターン、６・・・・・・絶縁膜、６・・・・・
・層間絶縁膜、７・・・・・・コンタクトホール、８・
・・−・・第２層目Ａｌ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３・
・・一層＠Ａノ膿
Claims (1)
- 第１層配線材に対して、ホトレジストによる第１層目の
配線パターンを形成する工程と、前記ホトレジストを残
したまま全面に絶縁膜を形成する工程と、前記ホトレジ
ストおよび同上の前記絶縁膜を同時に除去するリフトオ
フ工程と、前記第１層目配線パターンおよび前記絶縁膜
上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に
第２層目の配線パターンを形成する工程とをそなえた半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13114285A JPS61288445A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13114285A JPS61288445A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288445A true JPS61288445A (ja) | 1986-12-18 |
Family
ID=15050979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13114285A Pending JPS61288445A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068207A (en) * | 1990-04-30 | 1991-11-26 | At&T Bell Laboratories | Method for producing a planar surface in integrated circuit manufacturing |
-
1985
- 1985-06-17 JP JP13114285A patent/JPS61288445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068207A (en) * | 1990-04-30 | 1991-11-26 | At&T Bell Laboratories | Method for producing a planar surface in integrated circuit manufacturing |
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