JPS592351A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS592351A JPS592351A JP11102682A JP11102682A JPS592351A JP S592351 A JPS592351 A JP S592351A JP 11102682 A JP11102682 A JP 11102682A JP 11102682 A JP11102682 A JP 11102682A JP S592351 A JPS592351 A JP S592351A
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- Japan
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- layer
- wiring
- resist film
- film
- insulating film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明は半導体装置の製造方法、詳しくは多層配線構造
をもった半導体装置の製造方法に関す（１） る。
をもった半導体装置の製造方法に関す（１） る。
（２）技術の背景
多層配線形成技術は、半導体装置の微細化、高集積化に
おいて重要な技術の１つである。
おいて重要な技術の１つである。
この種の多層配線は、デバイス上の配線長の短縮による
配線抵抗および寄生容量を小にして動作速度の向上をも
たらし得る利点があるものとして開発技術が注目されて
いるものである。
配線抵抗および寄生容量を小にして動作速度の向上をも
たらし得る利点があるものとして開発技術が注目されて
いるものである。
（３）従来技術と問題点
上述した多層配線においては各配線層間のコンタクトを
とるスルーホールの微細化に関係し、また層間絶縁膜の
表面凹凸形状に起因した断線について問題がある。
とるスルーホールの微細化に関係し、また層間絶縁膜の
表面凹凸形状に起因した断線について問題がある。
第１図は従来技術を説明するための半導体装置要部の断
面図で、同図を参照すると、半導体基板１上にアルミニ
ウムを例えばスパツタリングにより蒸着した後パターニ
ングを行い第１層配１ｊ１３ａを形成し、次いで眉間絶
縁膜（例えぼりん・シリケートガラスｊＰｓＧ）２を塗
布した後、スルーホール４を例えばりアクティブイオン
エツチングに（２） より窓開けし、次いで第２層配線としてアルミニウムＦ
ｉｉ３ｂをスパッタリングにより形成して多層配線構造
を形成する。
面図で、同図を参照すると、半導体基板１上にアルミニ
ウムを例えばスパツタリングにより蒸着した後パターニ
ングを行い第１層配１ｊ１３ａを形成し、次いで眉間絶
縁膜（例えぼりん・シリケートガラスｊＰｓＧ）２を塗
布した後、スルーホール４を例えばりアクティブイオン
エツチングに（２） より窓開けし、次いで第２層配線としてアルミニウムＦ
ｉｉ３ｂをスパッタリングにより形成して多層配線構造
を形成する。
上述した従来技術による多層配線構造においては、層間
絶縁膜の表面形状の凹凸が微細化にともない顕著となり
、同図Ａに示すオーバーハング（ひさし）が作られ、こ
の上に配線層を形成したいとき連続的なアルミニウム配
線層が形成されないことがあり、また微細化によりスル
ーホールの形状が急峻な段差を作るとそこに一様な厚さ
のアルミニウム層の形成が難しくなり（同図Ｂ参照）、
同図Ａ、Ｂで示す位置に断線が生ずる危険がある。
絶縁膜の表面形状の凹凸が微細化にともない顕著となり
、同図Ａに示すオーバーハング（ひさし）が作られ、こ
の上に配線層を形成したいとき連続的なアルミニウム配
線層が形成されないことがあり、また微細化によりスル
ーホールの形状が急峻な段差を作るとそこに一様な厚さ
のアルミニウム層の形成が難しくなり（同図Ｂ参照）、
同図Ａ、Ｂで示す位置に断線が生ずる危険がある。
上記表面形状の凹凸およびスルーホールの急峻な段差は
パターンにテーバをつ番」ることによっである程度改善
され得るものの、従来技術による微細化には限界がある
。
パターンにテーバをつ番」ることによっである程度改善
され得るものの、従来技術による微細化には限界がある
。
（４）発明の目的
本発明の目的は上記従来の問題に鑑み、多層配線工程に
おいて層間絶縁膜の表面凹凸形状が平坦化され、スルー
ホールなどにおける断線が防止（３） 可能な半導体装置の製造方法の提供を目的とする。
おいて層間絶縁膜の表面凹凸形状が平坦化され、スルー
ホールなどにおける断線が防止（３） 可能な半導体装置の製造方法の提供を目的とする。
（５）発明の構成
そしてこの目的は本発明の方法によれば、多層配線にお
ける第１層配線を形成するときに、従来のスルーホール
部分の配線金属をバターニングにより第１層配線と一体
化して形成し、しかる後層間絶縁膜を成長することによ
り、スルーホールの形成工程を省き、次いで層間絶縁膜
上にレジスト膜をその表面が平坦になるように形成し、
ドライコントロールエツチングにより上記スルーホール
部分の配線金属が表面に露出するまで上記レジスト膜お
よび眉間絶縁膜の一部を除去して表面を平坦化し、しか
る後に第２層配線を形成する工程を含むことを特徴とす
る半導体装置の製造方法を提供することによって達成さ
れる。
ける第１層配線を形成するときに、従来のスルーホール
部分の配線金属をバターニングにより第１層配線と一体
化して形成し、しかる後層間絶縁膜を成長することによ
り、スルーホールの形成工程を省き、次いで層間絶縁膜
上にレジスト膜をその表面が平坦になるように形成し、
ドライコントロールエツチングにより上記スルーホール
部分の配線金属が表面に露出するまで上記レジスト膜お
よび眉間絶縁膜の一部を除去して表面を平坦化し、しか
る後に第２層配線を形成する工程を含むことを特徴とす
る半導体装置の製造方法を提供することによって達成さ
れる。
（６）発明の実施例
以下、本発明の実施例を図面によって詳述する。
第２図は本発明の詳細な説明するための半導体装置要部
の断面図で、同図を参照すると、ま（４） ず半導体基板２１の全面−Ｖに第１層配線のアルミニウ
ム層２２を、第１層配線の厚さと眉間絶縁膜の厚さを加
えた厚さ例えば厚さ２μｍに蒸着し、次いで１μｍの厚
さにレジストｌ１ｌｉ２３を形成し、スルーホール部分
を通常の技術でバターニングする（同図（ａ））。
の断面図で、同図を参照すると、ま（４） ず半導体基板２１の全面−Ｖに第１層配線のアルミニウ
ム層２２を、第１層配線の厚さと眉間絶縁膜の厚さを加
えた厚さ例えば厚さ２μｍに蒸着し、次いで１μｍの厚
さにレジストｌ１ｌｉ２３を形成し、スルーホール部分
を通常の技術でバターニングする（同図（ａ））。
次に上記レジスト膜２３をマスクにしたエツチングによ
りアルミニウム層２２を層間絶縁膜の厚さ分（約１μｍ
）だけ除去すると、スルーホール部分２２ｂ以外は第１
層配線の厚さになる（同図＋Ｌ＋１＞。
りアルミニウム層２２を層間絶縁膜の厚さ分（約１μｍ
）だけ除去すると、スルーホール部分２２ｂ以外は第１
層配線の厚さになる（同図＋Ｌ＋１＞。
なお同図（ｂｌにおいて符号２２ｈはスルーホール部分
を示す。
を示す。
次いで、上記レジスト膜２３を洗い落した後、再び全面
にレジス） Ｍ ２３ａを形成し、第１層配線のパター
ニングを行う（同図（Ｃ））。なお同図（ｄｌはパター
ニングされた第１層配ＩＪｔ２２ａの１例の平面図であ
る。
にレジス） Ｍ ２３ａを形成し、第１層配線のパター
ニングを行う（同図（Ｃ））。なお同図（ｄｌはパター
ニングされた第１層配ＩＪｔ２２ａの１例の平面図であ
る。
次に同図（８１に示す如く、上記レジス）膜２３ａを除
去した後、全面にＰＳＧ膜２４をＣＶＤ法により厚さ２
μｍに成長し、次いでレジスＩ−膜２３ｂをその（５） 表面が平坦になるように形成する。
去した後、全面にＰＳＧ膜２４をＣＶＤ法により厚さ２
μｍに成長し、次いでレジスＩ−膜２３ｂをその（５） 表面が平坦になるように形成する。
しかる後ドライコンＩ−ロールエツチングを行い、同図
Ｔｆｌに示される如く上記レジスト膜２３ｂおよびＰＳ
ＧＩＩｔｉ２４の一部を除去し、スルーホール部分２２
ｈを表面に露出するとともに、配線層表面を平坦化する
。なおこの平坦化は、上記レジスト膜２３ｂとＰＳＧ膜
２４とのエツチング速度が同程度であることによって達
成されるもので、この平坦化によって第２層配線のスル
ーホール部の断線を防止でき、更に上記スルーホール部
分２２ｈと、次に形成される第２の配線層とのコンタク
トが良好にとられ得る。
Ｔｆｌに示される如く上記レジスト膜２３ｂおよびＰＳ
ＧＩＩｔｉ２４の一部を除去し、スルーホール部分２２
ｈを表面に露出するとともに、配線層表面を平坦化する
。なおこの平坦化は、上記レジスト膜２３ｂとＰＳＧ膜
２４とのエツチング速度が同程度であることによって達
成されるもので、この平坦化によって第２層配線のスル
ーホール部の断線を防止でき、更に上記スルーホール部
分２２ｈと、次に形成される第２の配線層とのコンタク
トが良好にとられ得る。
最後に同図（ｇｌに示す如く、第２のアルミニウム配線
層２２ｂを蒸着し、多層配線を形成する。このとき、上
記第２のアルミニウム配線層２２ｂの表面形状は、スル
ーホールによる凹凸がなく平坦に形成されるため、更に
配線を多層化する場合においても何ら断線等の問題は生
じない。
層２２ｂを蒸着し、多層配線を形成する。このとき、上
記第２のアルミニウム配線層２２ｂの表面形状は、スル
ーホールによる凹凸がなく平坦に形成されるため、更に
配線を多層化する場合においても何ら断線等の問題は生
じない。
（７）発明の効果
以上、詳細に説明した如く、本発明の方法に（６）
よれば、多層配線の形成において、その各配線層の表面
形状を平坦化することができ、かつ、各配線層間のコン
タクトを良好にとることができるため、断線防止に有効
であり半導体装置の信頼性向上に効果大であり、また本
発明の方法は通常の技術により、従来に比ベニ程数を増
やすことな〈実施し得るものである。
形状を平坦化することができ、かつ、各配線層間のコン
タクトを良好にとることができるため、断線防止に有効
であり半導体装置の信頼性向上に効果大であり、また本
発明の方法は通常の技術により、従来に比ベニ程数を増
やすことな〈実施し得るものである。
第１図は従来技術による多層配線構造を示す半導体装置
要部の断面図、第２図は本発明の方法を実施する工程に
おける半導体装置要部の断面図である。 １．２１−−一半導体基板、２．２４．２４ａ−ＰＳＧ
ｌ１ｌｔ’（層間絶縁膜） 、３ａ、２２ａ−第１層
アルミニウム配線、３ｂ、２２ｂ−第２層アルミニウム
配線、２２−アルミニウム層、２２ｂ−スルーホール部
分、２３．２３ａ、 ２３ｂ−レジスト膜（７） 第１図 第２図 第２図 （Ｃ） 第２図 （ｅ） （９） ２ｂ ４ａ ２２ｈ ２２ａ ２１
要部の断面図、第２図は本発明の方法を実施する工程に
おける半導体装置要部の断面図である。 １．２１−−一半導体基板、２．２４．２４ａ−ＰＳＧ
ｌ１ｌｔ’（層間絶縁膜） 、３ａ、２２ａ−第１層
アルミニウム配線、３ｂ、２２ｂ−第２層アルミニウム
配線、２２−アルミニウム層、２２ｂ−スルーホール部
分、２３．２３ａ、 ２３ｂ−レジスト膜（７） 第１図 第２図 第２図 （Ｃ） 第２図 （ｅ） （９） ２ｂ ４ａ ２２ｈ ２２ａ ２１
Claims (1)
- 多層配線をもった半導体装置を製造する方法において、
半導体基板全面に第１層配線層とその上の層間絶縁膜の
厚さを加えた厚さ配線金属層を形成し、スルーホール形
成部分以外の配線金属をエツチングにより第１層配線の
厚さにまで除去する工程、第１層配線をパターニングに
より形成する工程、層間絶縁膜およびレジスト膜をこの
順で形成した後ドライコントロールエツチングにより上
記スルーホール部分の配線金属が表面に露出するまで該
レジスト膜および眉間絶縁膜を除去する工程、および第
２層配線を形成する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102682A JPS592351A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102682A JPS592351A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592351A true JPS592351A (ja) | 1984-01-07 |
Family
ID=14550508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102682A Pending JPS592351A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235440A (ja) * | 1984-05-08 | 1985-11-22 | Matsushita Electric Ind Co Ltd | 多層配線形成方法 |
| JPS6213049A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176949A (ja) * | 1982-04-09 | 1983-10-17 | Oki Electric Ind Co Ltd | 多層配線形成方法 |
-
1982
- 1982-06-28 JP JP11102682A patent/JPS592351A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176949A (ja) * | 1982-04-09 | 1983-10-17 | Oki Electric Ind Co Ltd | 多層配線形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235440A (ja) * | 1984-05-08 | 1985-11-22 | Matsushita Electric Ind Co Ltd | 多層配線形成方法 |
| JPS6213049A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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