JPS61180456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61180456A JPS61180456A JP2043185A JP2043185A JPS61180456A JP S61180456 A JPS61180456 A JP S61180456A JP 2043185 A JP2043185 A JP 2043185A JP 2043185 A JP2043185 A JP 2043185A JP S61180456 A JPS61180456 A JP S61180456A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- wiring
- layer wiring
- resist pattern
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にフォトリ
ングラフイーを用いた配線の形成方法に関する。
ングラフイーを用いた配線の形成方法に関する。
従来、半導体装置製造工程の中で、配線パターンを形成
する工程は、ウェハ全面に配線となる導体をスパッタあ
るいは蒸着した後、フォトレジストをウェハ上にコーテ
ィングし、重ね合せ露光現像することによりフオドマス
クパターンを形成後、不用の導体をエツチング除去し、
残ったフォトレジストを除去するものである。
する工程は、ウェハ全面に配線となる導体をスパッタあ
るいは蒸着した後、フォトレジストをウェハ上にコーテ
ィングし、重ね合せ露光現像することによりフオドマス
クパターンを形成後、不用の導体をエツチング除去し、
残ったフォトレジストを除去するものである。
上記した従来の配線の形成方法による時は、通常、配線
の下には段差の急峻な箇所があり、特に、第２図に示す
ように配線１の上に、眉間絶縁膜２を介して上層配線３
をパターニングする際、段差部に深い溝７が出来ること
がある。通常のレジストでは、深い溝の部分を充分に覆
いきれず、レジストと配線との密着が悪くなり、エツチ
ングの際配線部分までエツチングされ、配線の断線が生
じる欠点がある。また、あまり粘度の低いレジストでは
、充分な膜厚が得られず、ピンホールの発生やエツチン
グダメージを受は易い欠点がある。
の下には段差の急峻な箇所があり、特に、第２図に示す
ように配線１の上に、眉間絶縁膜２を介して上層配線３
をパターニングする際、段差部に深い溝７が出来ること
がある。通常のレジストでは、深い溝の部分を充分に覆
いきれず、レジストと配線との密着が悪くなり、エツチ
ングの際配線部分までエツチングされ、配線の断線が生
じる欠点がある。また、あまり粘度の低いレジストでは
、充分な膜厚が得られず、ピンホールの発生やエツチン
グダメージを受は易い欠点がある。
本発明は、レジストコーティング方法全改善することに
より、従来の欠点を解決し、断線のない配線が得られる
半導体装置の製造方法を提供することを目的とする。
より、従来の欠点を解決し、断線のない配線が得られる
半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、基板上に形成された
急峻な段差の上に金属膜を形成しフォトエツチング技術
により配線を形成する半導体装置の製造方法において、
前記基板上の金属膜に始めに粘度の低いフォトレジスト
を塗布しその後粘度の高いフォトレジストｌ塗布する工
程と、フォトマスクを用いてレジストパターンを形成す
る工程と、該レジストパターンをマスクとしてエツチン
グを行い金属配線を形成する工程とを含んで構成される
。
急峻な段差の上に金属膜を形成しフォトエツチング技術
により配線を形成する半導体装置の製造方法において、
前記基板上の金属膜に始めに粘度の低いフォトレジスト
を塗布しその後粘度の高いフォトレジストｌ塗布する工
程と、フォトマスクを用いてレジストパターンを形成す
る工程と、該レジストパターンをマスクとしてエツチン
グを行い金属配線を形成する工程とを含んで構成される
。
以下、本発明の実施例について、図面を参照し、て説明
する。第１図（ａ）〜（ｄ）は本発明の一実施例を説明
するために工程順に示した断面図である。
する。第１図（ａ）〜（ｄ）は本発明の一実施例を説明
するために工程順に示した断面図である。
まず、第１図（ａ）に示すように、基板６の上に下層配
線１を形成、その下層配線を覆って層間絶縁膜２を形成
する。さらに上層配線３をスパッタ法等により形成する
。しかるときは下層配Ｍｌによる急峻な段差に起因する
深い＄７ａが発生する。
線１を形成、その下層配線を覆って層間絶縁膜２を形成
する。さらに上層配線３をスパッタ法等により形成する
。しかるときは下層配Ｍｌによる急峻な段差に起因する
深い＄７ａが発生する。
次に、第１図の）に示すように、溝７ａの部分を充分に
覆うことが出来る粘度の低いフォトレジスト４を塗布す
る。
覆うことが出来る粘度の低いフォトレジスト４を塗布す
る。
次に、第１図（Ｃ）に示すように、粘度の高い本来目標
とする膜厚が得られるフォトレジスト５を塗布し、フォ
トマスクを用いてレジストパターンを形成する。このレ
ジストパターンは溝部を完全に埋め所望の厚さを有する
２層構造パターンである。
とする膜厚が得られるフォトレジスト５を塗布し、フォ
トマスクを用いてレジストパターンを形成する。このレ
ジストパターンは溝部を完全に埋め所望の厚さを有する
２層構造パターンである。
次に、第１図（ｄ）に示すように、レジストパターンを
マスクにしてエツチングを行い、上層配線３を形成する
。しかる後フォトレジスト４および５を除去すれば断線
のない多層配線が形成される。
マスクにしてエツチングを行い、上層配線３を形成する
。しかる後フォトレジスト４および５を除去すれば断線
のない多層配線が形成される。
以上説明したように、本発明によれば、低粘度のフォト
レジストで段差の急峻な部分を覆い、しかる後に本来目
標とする膜厚が得られるように高粘度のフォトレジスト
塗布してレジストパターン金形成し、これをマスクにし
て配線を形成するので段切れのない上層配線が得られる
。また、高粘度の７オトレジストにより必要とする膜厚
が得られているので７オトレジストのピンホールを防ぐ
ことができる易いう効果も得られる。
レジストで段差の急峻な部分を覆い、しかる後に本来目
標とする膜厚が得られるように高粘度のフォトレジスト
塗布してレジストパターン金形成し、これをマスクにし
て配線を形成するので段切れのない上層配線が得られる
。また、高粘度の７オトレジストにより必要とする膜厚
が得られているので７オトレジストのピンホールを防ぐ
ことができる易いう効果も得られる。
第１図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ために工程順に示した断面図、第２図は従来の半導体装
置の製造方法により形成された段差上の配線部の断面図
である。 ｌ・・・・・・下層配線、２・・・・・・層間絶縁膜、
計・・・・・上層配線、４・・・・・・低粘度フォトレ
ジスト、５・・・・・・高粘度フォトレジスト、６・・
・・・・基Ｌ ７．７ａ・山・・溝。 ＄ｔ 圀
ために工程順に示した断面図、第２図は従来の半導体装
置の製造方法により形成された段差上の配線部の断面図
である。 ｌ・・・・・・下層配線、２・・・・・・層間絶縁膜、
計・・・・・上層配線、４・・・・・・低粘度フォトレ
ジスト、５・・・・・・高粘度フォトレジスト、６・・
・・・・基Ｌ ７．７ａ・山・・溝。 ＄ｔ 圀
Claims (1)
- 基板上に形成された急峻な段差の上に金属膜を形成し
フォトエッチング技術により配線を形成する半導体装置
の製造方法において、前記基板上の金属膜に始めに粘度
の低いフォトレジストを塗布しその後粘度の高いフォト
レジストを塗布する工程と、フォトマスクを用いてレジ
ストパターンを形成する工程と、該レジストパターンを
マスクとしてエッチングを行い金属配線を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043185A JPS61180456A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043185A JPS61180456A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180456A true JPS61180456A (ja) | 1986-08-13 |
Family
ID=12026851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043185A Pending JPS61180456A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120445A (ja) * | 1986-11-10 | 1988-05-24 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-02-05 JP JP2043185A patent/JPS61180456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120445A (ja) * | 1986-11-10 | 1988-05-24 | Nec Corp | 半導体装置の製造方法 |
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