JPH06140397A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
- Publication number
- JPH06140397A JPH06140397A JP10599392A JP10599392A JPH06140397A JP H06140397 A JPH06140397 A JP H06140397A JP 10599392 A JP10599392 A JP 10599392A JP 10599392 A JP10599392 A JP 10599392A JP H06140397 A JPH06140397 A JP H06140397A
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- Japan
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- wiring
- film
- forming
- sin
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 微細化に好適な平坦性の良好な多層配線構造
を得ることである。 【構成】 層間絶縁膜２の所定の位置に接続孔を形成
し、この接続孔に、例えばＷプラグ法等を用いて配線金
属柱３を形成した後、これらの上にＰ（プラズマ）−Ｓ
ｉＮ絶縁膜４を形成する。次に、ＲＩＥを用いた通常の
フォトリソ工程によって、Ｐ−ＳｉＮ絶縁膜４に、ネガ
の配線パターン５を形成する。次に、リフトオフ法を用
いて、金属配線６をＳｉＮ膜のネガの配線パターン内に
形成し、ＳＯＧもしくはポリイミド等を塗布してパター
ン内のＳｉＮ部と金属配線６の隙間を埋める。次いで、
Ｐ−ＳｉＮ膜上のＳＯＧ７もしくは、ポリイミド等をエ
ッチバックして除去し、更にこの上にまた、層間絶縁膜
８を形成する。上記の工程を繰返し行なって、多層の配
線構造を形成する。
を得ることである。 【構成】 層間絶縁膜２の所定の位置に接続孔を形成
し、この接続孔に、例えばＷプラグ法等を用いて配線金
属柱３を形成した後、これらの上にＰ（プラズマ）−Ｓ
ｉＮ絶縁膜４を形成する。次に、ＲＩＥを用いた通常の
フォトリソ工程によって、Ｐ−ＳｉＮ絶縁膜４に、ネガ
の配線パターン５を形成する。次に、リフトオフ法を用
いて、金属配線６をＳｉＮ膜のネガの配線パターン内に
形成し、ＳＯＧもしくはポリイミド等を塗布してパター
ン内のＳｉＮ部と金属配線６の隙間を埋める。次いで、
Ｐ−ＳｉＮ膜上のＳＯＧ７もしくは、ポリイミド等をエ
ッチバックして除去し、更にこの上にまた、層間絶縁膜
８を形成する。上記の工程を繰返し行なって、多層の配
線構造を形成する。
Description
【０００１】
【産業上の利用分野】本発明はＳｉＮ膜を用いたリフト
オフ法と、エッチバック法の組み合わせにより平坦な表
面を持つ多層配線の形成方法に関する。
オフ法と、エッチバック法の組み合わせにより平坦な表
面を持つ多層配線の形成方法に関する。
【０００２】
【従来の技術】従来、多層配線構造の半導体装置は、例
えば、次のようにして製造されている。まず、図２
（ａ）に示すように、半導体基板２１上に所定の膜厚の
熱酸化膜あるいは、ＰＳＧ膜２２を形成する。次いで、
所定の位置に接続孔を形成し、Ｗプラグ法等によりこの
接続孔に形成されたＳＯＧ膜２６を介して基板とのコン
タクトを取った後、例えば厚さ０．８μｍのＡｌ合金か
らなる所定パターンの第１層配線２３を、フォトリソ工
程を用いて形成する。次いで、この第１層配線を覆うよ
うにして、厚さ約０．８μｍのＰＳＧ膜２４を形成す
る。次いで、このＰＳＧ膜上にＳＯＧを塗布し、ベーキ
ングして厚さ約０．８μｍのＳＯＧ膜２５を得る。
えば、次のようにして製造されている。まず、図２
（ａ）に示すように、半導体基板２１上に所定の膜厚の
熱酸化膜あるいは、ＰＳＧ膜２２を形成する。次いで、
所定の位置に接続孔を形成し、Ｗプラグ法等によりこの
接続孔に形成されたＳＯＧ膜２６を介して基板とのコン
タクトを取った後、例えば厚さ０．８μｍのＡｌ合金か
らなる所定パターンの第１層配線２３を、フォトリソ工
程を用いて形成する。次いで、この第１層配線を覆うよ
うにして、厚さ約０．８μｍのＰＳＧ膜２４を形成す
る。次いで、このＰＳＧ膜上にＳＯＧを塗布し、ベーキ
ングして厚さ約０．８μｍのＳＯＧ膜２５を得る。
【０００３】次に、図２（ｂ）に示すようにＳＯＧ膜２
５にエッチバック処理を行ない、ＰＳＧ膜２４の表面を
平坦化する。
５にエッチバック処理を行ない、ＰＳＧ膜２４の表面を
平坦化する。
【０００４】次に図２（ｃ）に示すように、平坦化され
たＰＳＧ膜２４上に厚さ約０．３μｍのＰＳＧ膜２７を
形成する。次いで、ＰＳＧ膜２４，２７の所定領域に接
続孔を形成し、Ｗプラグ法等によりこの接続孔に形成し
たＳＯＧ膜２６’を介して第１層配線２３とコンタクト
を取り、次いで、Ａｌ等からなる厚さ約１．０μｍの第
２層配線２８をこの上に形成し、更にその上にＰＳＧ膜
２９を形成して、多層配線構造の半導体装置を得る（Ｗ
プラグ法とはビアホールやコンタクトホール中にＷ（タ
ングステン）等をＣＶＤ法等により選択成長させること
によりホール内を埋め込んでしまい、それによって上下
の配線を接続する方法で、カバレージがよくなる）。
たＰＳＧ膜２４上に厚さ約０．３μｍのＰＳＧ膜２７を
形成する。次いで、ＰＳＧ膜２４，２７の所定領域に接
続孔を形成し、Ｗプラグ法等によりこの接続孔に形成し
たＳＯＧ膜２６’を介して第１層配線２３とコンタクト
を取り、次いで、Ａｌ等からなる厚さ約１．０μｍの第
２層配線２８をこの上に形成し、更にその上にＰＳＧ膜
２９を形成して、多層配線構造の半導体装置を得る（Ｗ
プラグ法とはビアホールやコンタクトホール中にＷ（タ
ングステン）等をＣＶＤ法等により選択成長させること
によりホール内を埋め込んでしまい、それによって上下
の配線を接続する方法で、カバレージがよくなる）。
【０００５】
【発明が解決しようとする課題】しかし、このようにし
て多層配線を形成した場合、エッチバック処理が入った
としても、配線パターンの段差は若干残ることになる。
よって、配線層が多く重なればフォトリソ工程の際に、
場所によりレジスト膜厚が異なり、微細パターンの形成
が一様にできないという問題がある。また、同じ位置に
配線層が３層４層と交差すると、図２（ｂ），（ｃ）に
示すように上部の配線層程、フィールド上の段差ｄが激
しく、カバレージが悪くなり、エレクトロ・マイグレー
ションの問題等、信頼性の面で問題がある。
て多層配線を形成した場合、エッチバック処理が入った
としても、配線パターンの段差は若干残ることになる。
よって、配線層が多く重なればフォトリソ工程の際に、
場所によりレジスト膜厚が異なり、微細パターンの形成
が一様にできないという問題がある。また、同じ位置に
配線層が３層４層と交差すると、図２（ｂ），（ｃ）に
示すように上部の配線層程、フィールド上の段差ｄが激
しく、カバレージが悪くなり、エレクトロ・マイグレー
ションの問題等、信頼性の面で問題がある。
【０００６】本発明の目的は、微細化に適した平坦性の
よい多層配線の形成方法を提供することにある。
よい多層配線の形成方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明による多層配線の形成方法は、基板上方に形
成された第１の絶縁膜に接続孔を形成し、この接続孔に
配線金属柱を形成した後、Ｐ−ＳｉＮ膜を形成する第１
の工程と、上記Ｐ−ＳｉＮ膜に配線パターンを形成し、
この配線パターン内に金属配線を形成し、続いて上記配
線パターン内の隙間を埋め、これらの上に第２の絶縁膜
を形成する第２の工程と、上記第２の絶縁膜に接続孔を
形成し、この接続孔に配線金属柱を形成した後、第２の
Ｐ−ＳｉＮ膜を形成する第３の工程と、上記第２のＰ−
ＳｉＮ膜に配線パターンを形成し、この配線パターン内
に金属配線を形成し、続いて上記配線パターン内の隙間
を埋める第４の工程と、を含むことを要旨とする。
め、本発明による多層配線の形成方法は、基板上方に形
成された第１の絶縁膜に接続孔を形成し、この接続孔に
配線金属柱を形成した後、Ｐ−ＳｉＮ膜を形成する第１
の工程と、上記Ｐ−ＳｉＮ膜に配線パターンを形成し、
この配線パターン内に金属配線を形成し、続いて上記配
線パターン内の隙間を埋め、これらの上に第２の絶縁膜
を形成する第２の工程と、上記第２の絶縁膜に接続孔を
形成し、この接続孔に配線金属柱を形成した後、第２の
Ｐ−ＳｉＮ膜を形成する第３の工程と、上記第２のＰ−
ＳｉＮ膜に配線パターンを形成し、この配線パターン内
に金属配線を形成し、続いて上記配線パターン内の隙間
を埋める第４の工程と、を含むことを要旨とする。
【０００８】
【作用】ＳｉＮ膜を用いたリフトオフ法と、エッチバッ
ク法との組み合わせにより平坦性の良い多層配線を形成
しているので、配線を何層でも自由に交差させることが
できる。
ク法との組み合わせにより平坦性の良い多層配線を形成
しているので、配線を何層でも自由に交差させることが
できる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】まず、図１（ａ）に示すように半導体基板
１上に所定の膜厚の熱酸化膜あるいは、ＰＳＧ膜等の絶
縁膜２を形成する。次いで、基板とのコンタクトを取る
ために、所定の位置に接続孔を形成し、Ｗプラグ法を用
いて配線金属柱３を埋め込む。次いで、その上にＰ（プ
ラズマ）−ＳｉＮ絶縁膜４を約１．０μｍ形成する。
１上に所定の膜厚の熱酸化膜あるいは、ＰＳＧ膜等の絶
縁膜２を形成する。次いで、基板とのコンタクトを取る
ために、所定の位置に接続孔を形成し、Ｗプラグ法を用
いて配線金属柱３を埋め込む。次いで、その上にＰ（プ
ラズマ）−ＳｉＮ絶縁膜４を約１．０μｍ形成する。
【００１１】次に、図１（ｂ）に示すように、Ｐ−Ｓｉ
Ｎ絶縁膜４上に、フォトリソ工程によりネガの配線パタ
ーン５を形成する。その後、ＲＩＥ（Reactive Ion Etc
h）により、Ｐ−ＳｉＮ絶縁膜４に、逆テーパーの形状
を持つネガの配線パターンを転写する。ここで、ＲＩＥ
は、例えば、平行平板電極型の装置を使用し、エッチン
グガスはＯ2＋ＣＦ4（Ｏ2：２２．２％）を用い、ガス
圧は１０Ｐａ、ＲＦパワー５００Ｗとした。
Ｎ絶縁膜４上に、フォトリソ工程によりネガの配線パタ
ーン５を形成する。その後、ＲＩＥ（Reactive Ion Etc
h）により、Ｐ−ＳｉＮ絶縁膜４に、逆テーパーの形状
を持つネガの配線パターンを転写する。ここで、ＲＩＥ
は、例えば、平行平板電極型の装置を使用し、エッチン
グガスはＯ2＋ＣＦ4（Ｏ2：２２．２％）を用い、ガス
圧は１０Ｐａ、ＲＦパワー５００Ｗとした。
【００１２】その上に、図１（ｃ）に示すように、例え
ば厚さ０．８μｍのＡｌ合金膜６を蒸着する。次に、図
１（ｄ）に示すように、レジスト剥離液により、レジス
ト膜５とその上のＡｌ合金膜６を除去する（リフトオフ
法）。このようにして、Ａｌ合金等からなる所定パター
ンの第１層配線６を形成する。
ば厚さ０．８μｍのＡｌ合金膜６を蒸着する。次に、図
１（ｄ）に示すように、レジスト剥離液により、レジス
ト膜５とその上のＡｌ合金膜６を除去する（リフトオフ
法）。このようにして、Ａｌ合金等からなる所定パター
ンの第１層配線６を形成する。
【００１３】次いで、図１（ｅ）に示すように、ＳＯＧ
（スピンオングラス）等を塗布して、パターン内のＳｉ
Ｎ部と第１層配線６の隙間を埋め、所定のベーキングを
行なって、ＳＯＧ膜７を形成する。
（スピンオングラス）等を塗布して、パターン内のＳｉ
Ｎ部と第１層配線６の隙間を埋め、所定のベーキングを
行なって、ＳＯＧ膜７を形成する。
【００１４】次に、図１（ｆ）に示すようにＳＯＧ膜７
をＲＩＥ等を用いて異方性エッチングし（エッチバッ
ク）、Ｐ−ＳｉＮ膜４の表面を露出させる。
をＲＩＥ等を用いて異方性エッチングし（エッチバッ
ク）、Ｐ−ＳｉＮ膜４の表面を露出させる。
【００１５】次に、図１（ｇ）に示すように、この上に
厚さ約０．８μｍのＰＳＧ膜８を形成する。
厚さ約０．８μｍのＰＳＧ膜８を形成する。
【００１６】次いで、図１（ｈ）に示すように、ＰＳＧ
膜８の所定領域に接続孔を形成し、Ｗプラグ法により、
所定の第１層配線６とコンタクトを取る。その後、Ａｌ
からなる第２層配線９を上記の工程同様に形成する。後
は上記の工程を繰り返すことにより、プラズマ−ＳｉＮ
膜４’，４”、配線金属柱３’，３”、第３の配線層１
０、ＰＳＧ膜８’，８”等からなる多層配線構造の半導
体装置を得る。
膜８の所定領域に接続孔を形成し、Ｗプラグ法により、
所定の第１層配線６とコンタクトを取る。その後、Ａｌ
からなる第２層配線９を上記の工程同様に形成する。後
は上記の工程を繰り返すことにより、プラズマ−ＳｉＮ
膜４’，４”、配線金属柱３’，３”、第３の配線層１
０、ＰＳＧ膜８’，８”等からなる多層配線構造の半導
体装置を得る。
【００１７】
【発明の効果】以上説明したように本発明によれば、各
配線層の平坦化が可能なので、配線を何層でも自由に交
差させることができ、配線設計の自由度が大きい。ま
た、配線形成にリフトオフ法を使用しているので、微細
加工に向いており、集積度を上げることができる。ま
た、ＲＩＥ等のドライエッチ（Dry Etch）もしくはウエ
ットエッチ（Wet Etch）でパターンを形成するのには困
難な様々な金属材料が使用可能である。更に、配線をＳ
ＯＧ膜が覆っているため、配線部にかかるストレスを緩
和させ、ストレス・マイグレーションを抑制できるの
で、信頼性の面で有利である。
配線層の平坦化が可能なので、配線を何層でも自由に交
差させることができ、配線設計の自由度が大きい。ま
た、配線形成にリフトオフ法を使用しているので、微細
加工に向いており、集積度を上げることができる。ま
た、ＲＩＥ等のドライエッチ（Dry Etch）もしくはウエ
ットエッチ（Wet Etch）でパターンを形成するのには困
難な様々な金属材料が使用可能である。更に、配線をＳ
ＯＧ膜が覆っているため、配線部にかかるストレスを緩
和させ、ストレス・マイグレーションを抑制できるの
で、信頼性の面で有利である。
【図１】（ａ）〜（ｆ）は、本発明の多層配線の形成方
法の一実施例を工程順に示す説明図である。
法の一実施例を工程順に示す説明図である。
【図２】（ａ）〜（ｆ）は、従来の多層配線の形成方法
を工程順に示す説明図である。
を工程順に示す説明図である。
１ 半導体基板 ２ 熱酸化膜あるいはＰＳＧ膜 ３，３’，３” Ｗプラグ ４，４’，４” プラズマ−ＳｉＮ膜 ５ フォトレジスト ６ 第１層配線 ７ ＳＯＧ膜 ８，８’，８” ＰＳＧ膜 ９ 第２層配線 １０ 第３層配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】（ａ）〜（ｈ）は、本発明の多層配線の形成方
法の一実施例を工程順に示す説明図である。
法の一実施例を工程順に示す説明図である。
【図２】（ａ）〜（ｃ）は、従来の多層配線の形成方法
を工程順に示す説明図である。
を工程順に示す説明図である。
【符号の説明】 １ 半導体基板 ２ 熱酸化膜あるいはＰＳＧ膜 ３，３’，３” Ｗプラグ ４，４’，４” プラズマ−ＳｉＮ膜 ５ フォトレジスト ６ 第１層配線 ７ ＳＯＧ膜 ８，８’，８” ＰＳＧ膜 ９ 第２層配線 １０ 第３層配線
Claims (1)
- 【請求項１】 基板上方に形成された第１の絶縁膜に接
続孔を形成し、この接続孔に配線金属柱を形成した後、
Ｐ−ＳｉＮ膜を形成する第１の工程と、 上記Ｐ−ＳｉＮ膜に配線パターンを形成し、この配線パ
ターン内に金属配線を形成し、続いて上記配線パターン
内の隙間を埋め、これらの上に第２の絶縁膜を形成する
第２の工程と、 上記第２の絶縁膜に接続孔を形成し、この接続孔に配線
金属柱を形成した後、第２のＰ−ＳｉＮ膜を形成する第
３の工程と、 上記第２のＰ−ＳｉＮ膜に配線パターンを形成し、この
配線パターン内に金属配線を形成し、続いて上記配線パ
ターン内の隙間を埋める第４の工程と、 を含むことを特徴とする多層配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10599392A JPH06140397A (ja) | 1992-03-31 | 1992-03-31 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10599392A JPH06140397A (ja) | 1992-03-31 | 1992-03-31 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140397A true JPH06140397A (ja) | 1994-05-20 |
Family
ID=14422251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10599392A Pending JPH06140397A (ja) | 1992-03-31 | 1992-03-31 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140397A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150257A (en) * | 1998-08-28 | 2000-11-21 | Micron Technology, Inc. | Plasma treatment of an interconnect surface during formation of an interlayer dielectric |
| KR100539576B1 (ko) * | 1999-08-09 | 2005-12-29 | 매그나칩 반도체 유한회사 | 다층 메탈 배선의 형성 방법 |
-
1992
- 1992-03-31 JP JP10599392A patent/JPH06140397A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150257A (en) * | 1998-08-28 | 2000-11-21 | Micron Technology, Inc. | Plasma treatment of an interconnect surface during formation of an interlayer dielectric |
| US6790762B1 (en) | 1998-08-28 | 2004-09-14 | Micron Technology, Inc. | Method of making an electrical device including an interconnect structure |
| US7279414B1 (en) * | 1998-08-28 | 2007-10-09 | Micron Technology, Inc. | Method of forming interconnect structure with interlayer dielectric |
| US7659630B2 (en) | 1998-08-28 | 2010-02-09 | Micron Technology, Inc. | Interconnect structures with interlayer dielectric |
| US7955976B2 (en) | 1998-08-28 | 2011-06-07 | Micron Technology, Inc. | Methods of forming semiconductor structures |
| KR100539576B1 (ko) * | 1999-08-09 | 2005-12-29 | 매그나칩 반도체 유한회사 | 다층 메탈 배선의 형성 방법 |
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