JPH0927492A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置において、下地段差上に密集した
下層配線を形成したとしても、その上に形成される層間
絶縁膜の表面平坦度を良好にできるとともに層間絶縁膜
の膜厚の確保を可能にし、上層配線のパターン形成を下
層配線との短絡もなく容易に行うことを可能にする。 【解決手段】 下層の配線２を覆う膜厚２．０μｍの酸
化シリコン膜３上に、表面が平坦にフォトレジスト４を
塗布する。次に、フォトレジスト４のみをエッチング
し、段差の高い部分に形成した配線２上の酸化シリコン
膜３を露出させる。その後、選択比（酸化シリコン膜の
エッチング速度／フォトレジストのエッチング速度）が
１．４の条件で、フォトレジスト４と酸化シリコン膜３
のエッチングを膜厚０．６μｍ分行い、さらに選択比が
２．６の条件で膜厚０．４μｍ分エッチングを行うこと
によって、酸化シリコン膜３の良好な表面平坦度が得ら
れるとともに膜厚の確保が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は多層配線工程を有
する半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置の集積度，特性を向上
するため、２層配線や３層配線などの多層配線構造が広
く用いられている。以下、従来の半導体装置の製造方法
について説明する。図２は従来の半導体装置の製造方法
を示す工程順断面図であり、１は半導体基板、２は膜厚
０．７μｍのＡｌＳｉＣｕ膜よりなる下層の配線、３は
下層の配線２と上層の配線（図示せず）との間に形成さ
れる層間絶縁膜となる酸化シリコン膜、４は塗布被覆膜
のフォトレジストである。

【０００３】この従来の半導体装置の製造方法は、ま
ず、図２（ａ）に示すように、半導体基板１上に膜厚
０．７μｍのＡｌＳｉＣｕ膜を形成し、これを所望のパ
ターンに成形して下層の配線２を形成する。次に、図２
（ｂ）に示すように、半導体基板１上に配線２を覆うよ
うに膜厚２．０μｍの酸化シリコン膜３を形成した後、
図２（ｃ）に示すように、膜厚１．５μｍのフォトレジ
スト４を塗布する。次に、図２（ｄ）に示すように、フ
ォトレジスト４のみを選択的にエッチングする条件によ
ってフォトレジスト４をエッチングする。さらに、図２
（ｅ）に示すように、ウェハ全面にフォトレジスト４が
存在する場合のフォトレジスト４のエッチング速度に対
する，ウェハ全面に酸化シリコン膜３が存在する場合の
酸化シリコン膜３のエッチング速度の割合（以下「酸化
シリコン膜／フォトレジストの選択比」という）が１〜
１．５の条件で、フォトレジスト４と酸化シリコン膜３
の両方をエッチングすることによって、酸化シリコン膜
３表面の平坦化を行う。この後、平坦化した酸化シリコ
ン膜３上に上層の配線（図示せず）を形成することにな
る。

【０００４】また、配線２を密集して形成した場合の工
程順断面図を図３に示す。なお、図３（ａ）〜（ｅ）に
おける工程は、図２（ａ）〜（ｅ）における工程と同じ
である。また、配線２を段差のある基板上に形成した場
合の工程順断面図を図４に示す。すなわち図４は、半導
体基板１上に例えばトランジスタのゲート電極５等を形
成し、その上に絶縁膜６を形成した際、絶縁膜６の表面
に段差（図４では０．４μｍの段差）が生じる。この段
差の生じた絶縁膜６上に配線２を形成した場合の工程順
断面図である。図４（ａ）は図２（ａ）〜（ｃ）におけ
る工程を終了した時点での断面図であり、それまでの工
程は図２（ａ）〜（ｃ）の工程と同様である。図４
（ｂ）は、フォトレジスト４のみを選択的にエッチング
する条件でエッチングした後、さらに、酸化シリコン膜
／フォトレジストの選択比が１．６〜３の条件でエッチ
ングを始めた状態を示す断面図であり、図４（ｃ）はそ
のエッチング工程が終了した状態を示す断面図である。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
の半導体装置の製造方法では、図３（ａ）のように、半
導体基板１上に配線２が密集して形成されている場合、
図３（ｄ）のように、フォトレジスト４のみを選択的に
エッチングした後に酸化シリコン膜３上に残るフォトレ
ジスト４はごくわずかとなる。この結果、選択比が１〜
１．５の条件で、フォトレジスト４と酸化シリコン膜３
のエッチングを行っても、フォトレジスト４の量がごく
わずかであるため、マイクロローディング効果によりフ
ォトレジスト４のエッチレートは非常に大きくなる。こ
のため、図３（ｅ）に示すようにエッチング後の酸化シ
リコン膜３の表面の平坦度が悪くなり、その上に形成す
る上層の配線（図示せず）のパターン形成が困難になる
という問題がある。この問題は選択比が１．６〜３の条
件で、フォトレジスト４と酸化シリコン膜３のエッチン
グを行うことによって解決することができる。

【０００６】ところが、図４のように、下地段差上に配
線２を密集して形成した場合に、フォトレジスト４のみ
を選択的にエッチングした後、酸化シリコン膜／フォト
レジストの選択比が１．６〜３の条件で、フォトレジス
ト４と酸化シリコン膜３のエッチングを行うと、図４
（ｂ）に示すように、段差の高い部分に形成した配線２
上にあり、フォトレジスト４のみのエッチングにより最
初に露出した酸化シリコン膜３が選択的にエッチングさ
れる。このため、図４（ｃ）に示すように、平坦化後に
は段差の高い部分に形成した配線２上の酸化シリコン膜
３が薄膜化するあるいは無くなり、その上に形成する上
層の配線（図示せず）と下層の配線２との間で十分な絶
縁性が得られず短絡するという問題が発生する。

【０００７】この発明は、上記従来の課題を解決するも
ので、下地段差上に密集した下層配線を形成したとして
も、その上に形成される層間絶縁膜の表面平坦度を良好
にできるとともに層間絶縁膜の膜厚の確保を可能にし、
上層配線のパターン形成を下層配線との短絡もなく容易
に行うことができる半導体装置の製造方法を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、上層配線と下層配線の間に形成される
層間絶縁膜の表面の平坦化が、層間絶縁膜上に表面が平
坦な塗布被覆膜を形成する第１の工程と、塗布被覆膜の
みを選択的にエッチングする第２の工程と、ウェハ全面
に塗布被覆膜が存在する場合の塗布被覆膜のエッチング
速度に対するウェハ全面に層間絶縁膜が存在する場合の
層間絶縁膜のエッチング速度の割合（以下「選択比」と
いう）が１〜１．５の任意の値となる条件でエッチング
を行う第３の工程と、選択比が第３の工程の任意の値よ
り大きい値となる条件でエッチングを行う第４の工程と
からなることを特徴とする。

【０００９】請求項２記載の半導体装置の製造方法は、
請求項１記載の半導体装置の製造方法において、第４の
工程のエッチングを行う条件は、選択比を１．６〜３の
任意の値とするようにしている。このように、層間絶縁
膜上に表面が平坦な塗布被覆膜を形成した後、塗布被覆
膜のみを選択的にエッチングし、その後、層間絶縁膜と
残存する塗布被覆膜とを選択比が１〜１．５の任意の値
となる条件でエッチングを行うことにより、層間絶縁膜
の最初に露出する部分が選択的にエッチングされ薄膜化
することはない。その後、さらに、上記１〜１．５の任
意の値より大きい値の選択比でエッチングを行うことに
より、下層配線が密集して形成されていても、層間絶縁
膜の表面平坦度を良好にできる。ここで、１〜１．５の
任意の値の選択比を例えば１．１とした場合に、その後
のエッチングの選択比を１．１より大きい１．４として
もよいが、選択比を１．６〜３の任意の値にすることに
より、層間絶縁膜の表面平坦度をより良好にできる。

【００１０】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら説明する。図１はこの発明の
実施の形態の半導体装置の製造方法を示す工程順断面図
であり、１は半導体基板、２は膜厚０．７μｍのＡｌＳ
ｉＣｕ膜よりなる下層の配線、３は下層の配線２と上層
の配線（図示せず）との間に形成される層間絶縁膜とな
る酸化シリコン膜、４は塗布被覆膜のフォトレジスト、
５はトランジスタのゲート電極、６は絶縁膜である。

【００１１】この実施の形態では、図４と同様、０．４
μｍの段差のある絶縁膜６上に下層の配線２を密集して
形成し、その上に層間絶縁膜となる酸化シリコン膜３を
形成し平坦化した後、上層の配線（図示せず）を形成す
る場合について述べる。図１（ａ）に示すように、従来
例同様、膜厚０．７μｍのＡｌＳｉＣｕ膜からなる下層
の配線２を覆うように膜厚２．０μｍの酸化シリコン膜
３を形成した後、フォトレジスト４を膜厚１．５μｍ塗
布し、フォトレジスト４の表面を平坦にする。次に、図
１（ｂ）に示すように、フォトレジスト４のみを選択的
にエッチングする条件によってフォトレジスト４をエッ
チングし、段差の高い部分に形成した配線２上の一部の
酸化シリコン膜３を露出させる。その後、図１（ｃ）に
示すように、酸化シリコン膜／フォトレジストの選択比
が１．４の条件で、フォトレジスト４と酸化シリコン膜
３のエッチングを膜厚０．６μｍ分行い、さらに酸化シ
リコン膜／フォトレジストの選択比が２．６の条件で膜
厚０．４μｍ分エッチングを行うことによって、酸化シ
リコン膜３表面の平坦化を行う。この後、平坦化した酸
化シリコン膜３上に上層の配線（図示せず）を形成する
ことになる。なお、フォトレジスト４，酸化シリコン膜
３のエッチングにはプラズマエッチング法を用いてい
る。

【００１２】フォトレジスト４のみを選択的にエッチン
グした後、図４に示す従来例のように、酸化シリコン膜
／フォトレジストの選択比が１．６以上の条件でフォト
レジスト４と酸化シリコン膜３のエッチングを行うと、
層間絶縁膜である酸化シリコン膜３の薄膜化の問題が生
ずる。そこでここでは、酸化シリコン膜／フォトレジス
トの選択比が１．４の条件で、フォトレジスト４と酸化
シリコン膜３のエッチングを行うことによって、図１
（ｂ）に示す最初に露出した段差の高い部分に形成した
配線２上の酸化シリコン膜３が選択的にエッチングされ
薄膜化することはない。しかし、酸化シリコン膜／フォ
トレジストの選択比が１．４の条件で最後までエッチン
グを行うと、図３に示したように平坦度が悪化する。そ
こで、この実施の形態では、酸化シリコン膜／フォトレ
ジストの選択比が１．４の条件で酸化シリコン膜３を膜
厚０．６μｍ分エッチングした後、酸化シリコン膜／フ
ォトレジストの選択比が２．６の条件で酸化シリコン膜
３を膜厚０．４μｍ分エッチングを行うことにより、酸
化シリコン膜３の良好な表面平坦度が得られるとともに
膜厚の確保が可能となる。その結果、酸化シリコン膜３
上に上層の配線（図示せず）のパターン形成を容易に行
うことができるとともに、上層の配線（図示せず）と下
層の配線２との間で十分な絶縁性が得られず短絡すると
いうこともない。

【００１３】なお、上記実施の形態において、酸化シリ
コン膜／フォトレジストの選択比が１．４の条件は、１
〜１．５の範囲の任意の値の条件であればよく、酸化シ
リコン膜／フォトレジストの選択比が２．６の条件は、
１〜１．５の範囲の任意の値より大きければよく、ここ
では任意の値を１．４としたので、それより大きければ
よいが、１．６〜３の範囲の任意の値にすることによ
り、酸化シリコン膜３の表面平坦度をより良好にでき
る。

【００１４】

【発明の効果】以上のようにこの発明の半導体装置の製
造方法は、層間絶縁膜上に表面が平坦な塗布被覆膜を形
成した後、塗布被覆膜のみを選択的にエッチングし、そ
の後、層間絶縁膜と残存する塗布被覆膜とを選択比が１
〜１．５の任意の値となる条件でエッチングを行うこと
により、層間絶縁膜の最初に露出する部分が選択的にエ
ッチングされ薄膜化することはない。その後、さらに、
１〜１．５の任意の値より選択比が大きい条件でエッチ
ングを行うことにより、下層配線が密集して形成されて
いても、層間絶縁膜の表面平坦度を良好にできる。ここ
で、１〜１．５の任意の値より選択比が大きい条件を
１．６〜３の任意の値にすることにより、層間絶縁膜の
表面平坦度をより良好にできる。したがって、下地段差
上に密集した下層配線を形成したとしても、その上に形
成される層間絶縁膜の良好な表面平坦度が得られ、層間
絶縁膜上に上層配線のパターン形成を容易に行うことが
できるとともに、層間絶縁膜の膜厚の確保を可能にし、
上層配線と下層配線との間で十分な絶縁性が得られず短
絡するということもない。

【図面の簡単な説明】

【図１】この発明の実施の形態の半導体装置の製造方法
を示す工程順断面図。

【図２】従来の半導体装置の製造方法を示す工程順断面
図。

【図３】従来の半導体装置の製造方法を示す工程順断面
図。

【図４】従来の半導体装置の製造方法を示す工程順断面
図。

【符号の説明】

１ 半導体基板 ２ 下層の配線 ３ 酸化シリコン膜（層間絶縁膜） ４ フォトレジスト（塗布被覆膜）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 上層配線と下層配線の間に形成される層
   間絶縁膜を前記下層配線を覆うように形成し、前記層間
   絶縁膜の表面の平坦化を行った後、平坦化された前記層
   間絶縁膜上に前記上層配線を形成する半導体装置の製造
   方法であって、 前記層間絶縁膜の表面の平坦化は、 前記層間絶縁膜上に表面が平坦な塗布被覆膜を形成する
   第１の工程と、 前記塗布被覆膜のみを選択的にエッチングする第２の工
   程と、 ウェハ全面に前記塗布被覆膜が存在する場合の前記塗布
   被覆膜のエッチング速度に対する前記ウェハ全面に前記
   層間絶縁膜が存在する場合の前記層間絶縁膜のエッチン
   グ速度の割合が１〜１．５の任意の値となる条件でエッ
   チングを行う第３の工程と、 前記ウェハ全面に前記塗布被覆膜が存在する場合の前記
   塗布被覆膜のエッチング速度に対する前記ウェハ全面に
   前記層間絶縁膜が存在する場合の前記層間絶縁膜のエッ
   チング速度の割合が前記第３の工程の任意の値より大き
   い値となる条件でエッチングを行う第４の工程とからな
   ることを特徴とする半導体装置の製造方法。
2. 【請求項２】 第４の工程のエッチングを行う条件は、
   ウェハ全面に塗布被覆膜が存在する場合の前記塗布被覆
   膜のエッチング速度に対する前記ウェハ全面に層間絶縁
   膜が存在する場合の前記層間絶縁膜のエッチング速度の
   割合が１．６〜３の任意の値とする請求項１記載の半導
   体装置の製造方法。