JPS63258043A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63258043A JPS63258043A JP9102387A JP9102387A JPS63258043A JP S63258043 A JPS63258043 A JP S63258043A JP 9102387 A JP9102387 A JP 9102387A JP 9102387 A JP9102387 A JP 9102387A JP S63258043 A JPS63258043 A JP S63258043A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000011521 glass Substances 0.000 claims abstract description 15
- 238000001020 plasma etching Methods 0.000 claims abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims 1
- 238000000992 sputter etching Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 40
- 239000010410 layer Substances 0.000 description 26
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体もしくは絶縁体の基板上に、絶縁膜を介
して多層配線を有する構造の半導体装置の製造方法に関
し、特に眉間絶縁膜におけるスルーホールの開設工程を
改善した製造方法に関する。
して多層配線を有する構造の半導体装置の製造方法に関
し、特に眉間絶縁膜におけるスルーホールの開設工程を
改善した製造方法に関する。
従来、半導体装置の半導体基板或いは絶縁体上に形成さ
れる多層配線形成時の眉間絶縁膜として、（１）常圧Ｃ
ＶＤ法又はスパッタリング法によるシリコン酸化膜、
（２）プラズマＣＶＤ法によるシリコン窒化膜又はシリ
コン酸化膜、 （３）ポリイミド等の有機系絶縁膜、
（４）プラズマＣＶＤ法による絶縁膜とエッチバックに
よる平坦化技術の組合わせ、 （５）プラズマＣＶＤ法
による絶縁膜とスピンオングラスによる平坦化技術の組
合わせ等の構造が一般的に用いられている。
れる多層配線形成時の眉間絶縁膜として、（１）常圧Ｃ
ＶＤ法又はスパッタリング法によるシリコン酸化膜、
（２）プラズマＣＶＤ法によるシリコン窒化膜又はシリ
コン酸化膜、 （３）ポリイミド等の有機系絶縁膜、
（４）プラズマＣＶＤ法による絶縁膜とエッチバックに
よる平坦化技術の組合わせ、 （５）プラズマＣＶＤ法
による絶縁膜とスピンオングラスによる平坦化技術の組
合わせ等の構造が一般的に用いられている。
上述した従来の眉間絶縁膜においては、（１）の常圧Ｃ
ＶＤ法によるシリコン酸化膜はクラック発生による眉間
ショートが生じ易い問題があり、スパッタリング法によ
るシリコン酸化膜ではクランクの問題は軽減されるもの
の量産性上の問題がある。また、（３）の有機絶縁膜に
おいては信顛性上の問題及び微細スルホールの開孔が困
難になるという問題がある。更に、（２）のプラズマＣ
ＶＤ法による絶縁膜では第一層金属配線の被覆性の問題
がある。
ＶＤ法によるシリコン酸化膜はクラック発生による眉間
ショートが生じ易い問題があり、スパッタリング法によ
るシリコン酸化膜ではクランクの問題は軽減されるもの
の量産性上の問題がある。また、（３）の有機絶縁膜に
おいては信顛性上の問題及び微細スルホールの開孔が困
難になるという問題がある。更に、（２）のプラズマＣ
ＶＤ法による絶縁膜では第一層金属配線の被覆性の問題
がある。
このため、近年では微細構造のＬＳＩに対して、プラズ
マＣＶＤ法による絶縁膜とエッチバック法又はスピンオ
ングラス法等の平坦化技術を併用した（４）又は（５）
の構造が一般的となっている。
マＣＶＤ法による絶縁膜とエッチバック法又はスピンオ
ングラス法等の平坦化技術を併用した（４）又は（５）
の構造が一般的となっている。
しかしながら、これらの構造においても、（４）のプラ
ズマＣＶＤ絶縁膜にエッチバック法を併用する構造にお
いては、大口径ウェーへの場合にエツチングの再現性が
劣るという問題や量産性に好適でないという問題が生じ
ている。
ズマＣＶＤ絶縁膜にエッチバック法を併用する構造にお
いては、大口径ウェーへの場合にエツチングの再現性が
劣るという問題や量産性に好適でないという問題が生じ
ている。
これに対し、（５）のプラズマＣＶＤ絶縁膜にスピンオ
ングラスを併用する構造は、第２図のように、半導体基
板２１に形成した第一層金属配線２２上に、プラズマＣ
ＶＤシリコン窒化１１！２３゜スピンオングラス層２４
．プラズマＣＶＤシリコン窒化膜２５を順次積層し、こ
の上にフォトレジストパターン２６を用いてスルーホー
ルを開設する構造であり、上記した種々の問題を改善で
きる。
ングラスを併用する構造は、第２図のように、半導体基
板２１に形成した第一層金属配線２２上に、プラズマＣ
ＶＤシリコン窒化１１！２３゜スピンオングラス層２４
．プラズマＣＶＤシリコン窒化膜２５を順次積層し、こ
の上にフォトレジストパターン２６を用いてスルーホー
ルを開設する構造であり、上記した種々の問題を改善で
きる。
しかしながら、この構造においては、スルホール部にお
ける第二層金属配線２２の被覆性向上のため、微小スル
ホール開孔にあたってはプラズマエツチングによる等方
性エツチングとリアクティブイオンエッチングによる非
等方性エツチングを組合わせて行っているが、例えばプ
ラズマＣＶＤシリコン窒化１１ｊ２３．２５とスピンオ
ングラス層２４とのエッチレートの違いにより、オーバ
ーエッチ時に第３図（ａ）又は第３図（ｂ）に示すよう
にスルーホールが逆テーパ状に形成されることがあり、
スルーホール上に形成される第二層金属配線のカバレジ
が劣化される。また、スピンオングラス層２４が露出し
た状態のままで第二層金属配線を形成すると、次工程熱
処理時に両者の反応によって第二層金属配線が消失され
てしまう等の問題も生じる。
ける第二層金属配線２２の被覆性向上のため、微小スル
ホール開孔にあたってはプラズマエツチングによる等方
性エツチングとリアクティブイオンエッチングによる非
等方性エツチングを組合わせて行っているが、例えばプ
ラズマＣＶＤシリコン窒化１１ｊ２３．２５とスピンオ
ングラス層２４とのエッチレートの違いにより、オーバ
ーエッチ時に第３図（ａ）又は第３図（ｂ）に示すよう
にスルーホールが逆テーパ状に形成されることがあり、
スルーホール上に形成される第二層金属配線のカバレジ
が劣化される。また、スピンオングラス層２４が露出し
た状態のままで第二層金属配線を形成すると、次工程熱
処理時に両者の反応によって第二層金属配線が消失され
てしまう等の問題も生じる。
本発明はスルーホールにおける逆テーパの発生を防止す
るとともに、第二層金属配線を有効に形成して、信転性
、再現性及び量産性に優れたた半導体装置の製造方法を
提供することを目的としている。
るとともに、第二層金属配線を有効に形成して、信転性
、再現性及び量産性に優れたた半導体装置の製造方法を
提供することを目的としている。
本発明の半導体装置の製造方法は、第１金属配線上に形
成したプラズマシリコン窒化膜、スピンオングラス層及
びプラズマシリコン窒化膜からなる三層の絶縁膜にスル
ーホールを開孔した後に、再度プラズマシリコン窒化膜
を形成した上でこれをエツチングしてスルーホール内面
にのみこのプラズマシリコン窒化膜の一部を残存させる
工程を含むことにより、スルーホールの逆テーパを改善
し、かつスピンオングラスの露呈を防止して、第二層金
属配線のカバレジの向上及び消失の防止を達成する方法
としている。
成したプラズマシリコン窒化膜、スピンオングラス層及
びプラズマシリコン窒化膜からなる三層の絶縁膜にスル
ーホールを開孔した後に、再度プラズマシリコン窒化膜
を形成した上でこれをエツチングしてスルーホール内面
にのみこのプラズマシリコン窒化膜の一部を残存させる
工程を含むことにより、スルーホールの逆テーパを改善
し、かつスピンオングラスの露呈を防止して、第二層金
属配線のカバレジの向上及び消失の防止を達成する方法
としている。
〔実施例］
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至第１図（ｃ）は本発明の一実施例を工
程順に示す縦断面図である。
程順に示す縦断面図である。
先ず、第１図（ａ）のように、半導体基ｊｆｆｌｌｌの
図外の絶縁膜上に第一層の金属薄膜、例えばアルミニウ
ムを被着後、これをフォトレジストによりパターン形成
して第一層金属配＆？１１２を得る。
図外の絶縁膜上に第一層の金属薄膜、例えばアルミニウ
ムを被着後、これをフォトレジストによりパターン形成
して第一層金属配＆？１１２を得る。
その後、例えばプラズマＣＶＤシリコン窒化膜１３を約
０．５μｍ成長し、次いでスピンオングラス層１４を回
転塗布法により約０．１μｍ形成し、更に熱処理後再び
プラズマＣＶＤシリコン窒化膜１５を約０．５μｍ成長
させる。
０．５μｍ成長し、次いでスピンオングラス層１４を回
転塗布法により約０．１μｍ形成し、更に熱処理後再び
プラズマＣＶＤシリコン窒化膜１５を約０．５μｍ成長
させる。
次いで、スルホール用フォトレジストパターンを形成後
、プラズマエツチング法により前記プラズマシリコン窒
化膜１５を等方性エツチングし、そのままリアクティブ
イオンエッチングによりスピンオングラス層１４及びシ
リコン窒化膜１３を非等方性エツチングする。
、プラズマエツチング法により前記プラズマシリコン窒
化膜１５を等方性エツチングし、そのままリアクティブ
イオンエッチングによりスピンオングラス層１４及びシ
リコン窒化膜１３を非等方性エツチングする。
その後、フォトレジストを剥離し、再度プラズマＣＶＤ
シリコン窒化［１６を約０．５μ鴎成長し、全体を被覆
する。
シリコン窒化［１６を約０．５μ鴎成長し、全体を被覆
する。
続いて、第１図（ｂ）のように、リアクティプイオンエ
ツチング又はＲＦスパッタエツチングの非等方性エツチ
ングを施し、前工程で開設したスルホール側壁にプラズ
マＣＶＤシリコン窒化膜１６を残した形状を得る。
ツチング又はＲＦスパッタエツチングの非等方性エツチ
ングを施し、前工程で開設したスルホール側壁にプラズ
マＣＶＤシリコン窒化膜１６を残した形状を得る。
しかる上で、第１図（Ｃ）のように、第二層金属配線１
７を所要パターンに形成し、スルーホールを通して前記
第一層金属配線１２に接続することにより多層配線が完
成される。
７を所要パターンに形成し、スルーホールを通して前記
第一層金属配線１２に接続することにより多層配線が完
成される。
したがって、この構成ではスルーホール内が逆テーバ状
にエツチングされる場合でも、スルーホール内に残存さ
れるプラズマシリコン窒化膜１６による内面傾斜の緩和
作用により、第２層金属配線１７のカバレジを改善しか
つその段切れ等を防止できる。
にエツチングされる場合でも、スルーホール内に残存さ
れるプラズマシリコン窒化膜１６による内面傾斜の緩和
作用により、第２層金属配線１７のカバレジを改善しか
つその段切れ等を防止できる。
ここで、前記実施例ではスルーホール内に残存させる膜
材料にプラズマシリコン窒化膜のような絶縁物を用いて
いるが、これはポリシリコンのような半導体、或いは導
体を用いることも可能である。
材料にプラズマシリコン窒化膜のような絶縁物を用いて
いるが、これはポリシリコンのような半導体、或いは導
体を用いることも可能である。
例えば、ポリシリコンを用いた場合には、上述のように
第二層金属配線を良好なステップカバレジで付着させる
ことができると同時に、続く熱処理時に第一層及び第二
層の各金属配線へのシリコン拡散源として寄与させるこ
とができるので、半導体基板内のデバイスのジャンクシ
ョン破壊軽減効果も持たせることが可能となる。
第二層金属配線を良好なステップカバレジで付着させる
ことができると同時に、続く熱処理時に第一層及び第二
層の各金属配線へのシリコン拡散源として寄与させるこ
とができるので、半導体基板内のデバイスのジャンクシ
ョン破壊軽減効果も持たせることが可能となる。
以上説明したように本発明は、第１金属配線上に形成し
たプラズマシリコン窒化１１先 スピンオングラス層及
びプラズマシリコン窒化膜からなる三層の絶縁膜にスル
ーホールを開孔した後に、再度プラズマシリコン窒化膜
を形成した上でこれをエツチングしてスルーホール内面
にのみその一部を残存させる工程を含んでいるので、多
層配線の信顛性、再現性及び量産性を向上できるのはも
とより、第二層金属配線のスルホール部でのステップカ
バレジを再現性良く良好に保つことができると同時に、
第二層金属配線と層間絶縁膜間のスピンオングラスとの
熱処理工程における反応をも防止することができる効果
がある。
たプラズマシリコン窒化１１先 スピンオングラス層及
びプラズマシリコン窒化膜からなる三層の絶縁膜にスル
ーホールを開孔した後に、再度プラズマシリコン窒化膜
を形成した上でこれをエツチングしてスルーホール内面
にのみその一部を残存させる工程を含んでいるので、多
層配線の信顛性、再現性及び量産性を向上できるのはも
とより、第二層金属配線のスルホール部でのステップカ
バレジを再現性良く良好に保つことができると同時に、
第二層金属配線と層間絶縁膜間のスピンオングラスとの
熱処理工程における反応をも防止することができる効果
がある。
第１図（ａ）乃至第１図（ｃ）は本発明の一実施例を製
造工程順に示す縦断面図、第２図は従来の一方法を説明
するための縦断面図、第３図（ａ）及び第３図（ｂ）は
従来技術の問題点を説明するための夫々異なる状態の縦
断面図である。 １１．２１・・・半導体基板、１２．２２・・・第一層
金属配線、１３．２３・・・プラズマＣＶＤシリコン窒
化膜、１４．２４・・・スピンオングラス、１５．２５
・・・プラズマＣＶＤシリコン窒化膜、１６・・・プラ
ズマＣＶＤシリコン窒化膜、１７・・・第二層金属配線
２６−・・フォトレジストパターン。 第１図
造工程順に示す縦断面図、第２図は従来の一方法を説明
するための縦断面図、第３図（ａ）及び第３図（ｂ）は
従来技術の問題点を説明するための夫々異なる状態の縦
断面図である。 １１．２１・・・半導体基板、１２．２２・・・第一層
金属配線、１３．２３・・・プラズマＣＶＤシリコン窒
化膜、１４．２４・・・スピンオングラス、１５．２５
・・・プラズマＣＶＤシリコン窒化膜、１６・・・プラ
ズマＣＶＤシリコン窒化膜、１７・・・第二層金属配線
２６−・・フォトレジストパターン。 第１図
Claims (1)
- （１）絶縁膜によって絶縁される多層配線を有する半導
体装置の製造方法において、基板上に第１金属配線を形
成する工程と、プラズマシリコン窒化膜、スピンオング
ラス層及びプラズマシリコン窒化膜を順次積層して三層
の絶縁膜を形成する工程と、フォトレジストパターンを
マスクとしてプラズマエッチング法とリアクティブイオ
ンエッチング法により前記絶縁膜にスルーホールを開孔
する工程と、再度プラズマシリコン窒化膜を形成した上
でこれをリアクティブイオンエッチング法でエッチング
してスルーホール内面にのみこのプラズマシリコン窒化
膜の一部を残存させる工程と、このスルーホール上に第
二層金属配線を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102387A JPS63258043A (ja) | 1987-04-15 | 1987-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102387A JPS63258043A (ja) | 1987-04-15 | 1987-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258043A true JPS63258043A (ja) | 1988-10-25 |
Family
ID=14014941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9102387A Pending JPS63258043A (ja) | 1987-04-15 | 1987-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63258043A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01300537A (ja) * | 1988-05-27 | 1989-12-05 | Sharp Corp | 半導体装置の製造方法 |
| JPH03151638A (ja) * | 1989-11-08 | 1991-06-27 | Nissan Motor Co Ltd | 半導体集積回路の製造方法 |
| US5294295A (en) * | 1991-10-31 | 1994-03-15 | Vlsi Technology, Inc. | Method for moisture sealing integrated circuits using silicon nitride spacer protection of oxide passivation edges |
| DE19608883C2 (de) * | 1995-06-23 | 2001-12-13 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594057A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | コンタクトホ−ル形成方法 |
| JPS604239A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6260238A (ja) * | 1985-09-09 | 1987-03-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
1987
- 1987-04-15 JP JP9102387A patent/JPS63258043A/ja active Pending
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