JPH0645278A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0645278A JPH0645278A JP19576892A JP19576892A JPH0645278A JP H0645278 A JPH0645278 A JP H0645278A JP 19576892 A JP19576892 A JP 19576892A JP 19576892 A JP19576892 A JP 19576892A JP H0645278 A JPH0645278 A JP H0645278A
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- JP
- Japan
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- film
- contact hole
- insulating film
- semiconductor device
- silicon oxide
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Abstract
(57)【要約】
【目的】スパッタによるＴｉＮ膜のカバレッジ不足に起
因したＡｌアロイスパイクを防止した、耐熱性の高い電
極を有する半導体装置の製造方法を提供する。 【構成】素子形成の終了したシリコン基板１上を覆う酸
化シリコン膜２に、垂直断面形状のコンタクトホール６
を形成し、ＴｉＮ膜３をスパッタ法で被着する。次に酸
化シリコン膜４を被着した後エッチバックすることで、
酸化シリコン膜４をコンタクトホールの側壁のみに残存
させる。次いでＡｌ膜５を被着し、パターニングする。
これによりＴｉＮ膜３が薄くなっている部分を酸化シリ
コン膜４で保護し、Ａｌアロイスパイクの発生を防止し
て耐熱性に優れた電極を形成する。
因したＡｌアロイスパイクを防止した、耐熱性の高い電
極を有する半導体装置の製造方法を提供する。 【構成】素子形成の終了したシリコン基板１上を覆う酸
化シリコン膜２に、垂直断面形状のコンタクトホール６
を形成し、ＴｉＮ膜３をスパッタ法で被着する。次に酸
化シリコン膜４を被着した後エッチバックすることで、
酸化シリコン膜４をコンタクトホールの側壁のみに残存
させる。次いでＡｌ膜５を被着し、パターニングする。
これによりＴｉＮ膜３が薄くなっている部分を酸化シリ
コン膜４で保護し、Ａｌアロイスパイクの発生を防止し
て耐熱性に優れた電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に電極の形成方法に関する。
関し、特に電極の形成方法に関する。
【０００２】
【従来の技術】半導体装置（ＬＳＩ）の高集積化及び高
速化の進展に伴い、ＬＳＩを構成する素子の微細化も進
んでいる。素子の微細化は３次元的に進み、最近では極
めて浅い接合を実現することが要求されている。この浅
い接合を実現する上で最も問題となるのが信号を取り出
すための金属電極の構造である。従来のその作り易さか
ら、例えばアルミニウム（Ａｌ）の単独電極やアルミニ
ウムとポリシリコンとの積層電極が広く使われてきた。
しかしながら接合が浅くなるにつれ熱処理によりＡｌが
Ｓｉ中に侵入する「Ａｌアロイスパイク」現象が顕著に
なり始めた。
速化の進展に伴い、ＬＳＩを構成する素子の微細化も進
んでいる。素子の微細化は３次元的に進み、最近では極
めて浅い接合を実現することが要求されている。この浅
い接合を実現する上で最も問題となるのが信号を取り出
すための金属電極の構造である。従来のその作り易さか
ら、例えばアルミニウム（Ａｌ）の単独電極やアルミニ
ウムとポリシリコンとの積層電極が広く使われてきた。
しかしながら接合が浅くなるにつれ熱処理によりＡｌが
Ｓｉ中に侵入する「Ａｌアロイスパイク」現象が顕著に
なり始めた。
【０００３】アロイスパイクの発生は、素子の電気特性
の劣化に直結するため、これを防止する目的にて「バリ
アメタル」と呼ばれる金属膜を用いるのが一般的となっ
た。バリアメタルとしては、窒化チタン（ＴｉＮ）やチ
タンタングステン（ＴｉＷ）などが用いられる。
の劣化に直結するため、これを防止する目的にて「バリ
アメタル」と呼ばれる金属膜を用いるのが一般的となっ
た。バリアメタルとしては、窒化チタン（ＴｉＮ）やチ
タンタングステン（ＴｉＷ）などが用いられる。
【０００４】一例として、バリアメタルとしてＴｉＮを
使用した例について説明する。図３は従来の電極の形成
方法を示す断面図である。
使用した例について説明する。図３は従来の電極の形成
方法を示す断面図である。
【０００５】まず図３（ａ）のように、半導体素子形成
の終了したシリコン基板１表面上の酸化シリコン膜２
に、異方性エッチングにより垂直断面形状のコンタクト
ホール６を形成する。
の終了したシリコン基板１表面上の酸化シリコン膜２
に、異方性エッチングにより垂直断面形状のコンタクト
ホール６を形成する。
【０００６】次に図３（ｂ）のように、ＴｉＮ膜３をス
パッタ法で被着し、更にＡｌ膜５を被着する。次いで図
３（ｃ）のように、フォトリソグラフィー技術とドライ
エッチング技術を用いてＡｌ膜５とＴｉＮ膜３をパター
ニングし電極を形成する。この様に従来はＴｉＮ膜３を
バリアメタルとして使用することで、Ａｌ膜５とシリコ
ン基板１が直接接触することを避け、Ａｌアロイスパイ
クの発生を防止していた。
パッタ法で被着し、更にＡｌ膜５を被着する。次いで図
３（ｃ）のように、フォトリソグラフィー技術とドライ
エッチング技術を用いてＡｌ膜５とＴｉＮ膜３をパター
ニングし電極を形成する。この様に従来はＴｉＮ膜３を
バリアメタルとして使用することで、Ａｌ膜５とシリコ
ン基板１が直接接触することを避け、Ａｌアロイスパイ
クの発生を防止していた。
【０００７】
【発明が解決しようとする課題】発明者は、この従来の
構造を、深さ１μｍ，直径０．８μｍのコンタクトホー
ルに適用する検討を行ったところ、４００〜４５０℃の
熱処理で半導体装置の特性が大きく劣化してしまうとい
う結果を得た。
構造を、深さ１μｍ，直径０．８μｍのコンタクトホー
ルに適用する検討を行ったところ、４００〜４５０℃の
熱処理で半導体装置の特性が大きく劣化してしまうとい
う結果を得た。
【０００８】構造解析を行ったところコンタクトホール
の底部周囲においてＡｌアロイスパイクが発生している
ことが確認された。またその部分でＴｉＮの膜厚が極め
て薄いことも分った。このとき、直径２μｍのコンタク
トホールでは特性劣化は見られず、コンタクトホール底
部周囲においても、ＴｉＮ膜厚が極端に薄くなるような
現象は見られなかった。
の底部周囲においてＡｌアロイスパイクが発生している
ことが確認された。またその部分でＴｉＮの膜厚が極め
て薄いことも分った。このとき、直径２μｍのコンタク
トホールでは特性劣化は見られず、コンタクトホール底
部周囲においても、ＴｉＮ膜厚が極端に薄くなるような
現象は見られなかった。
【０００９】つまりコンタクトホールが小さくなるほど
ＴｉＮの膜厚とＡｌアロイスパイク発生とは強い相関関
係を持ち、耐熱性を確保するためには、ＴｉＮの膜厚が
重要な意味を持つということである。ここでコンタクト
ホールのアスペクト比によりＴｉＮ被着膜厚差，いわゆ
るステップカバレッジが変化するのはスパッタ法の特徴
である。しかもスパッタ法の場合、平坦部の膜厚を厚く
しても、コンタクトホールの底部周囲のＴｉＮの膜厚を
厚く出来ないという欠点も有している。したがって、従
来の構造では、自ずから微細化の限界があった。
ＴｉＮの膜厚とＡｌアロイスパイク発生とは強い相関関
係を持ち、耐熱性を確保するためには、ＴｉＮの膜厚が
重要な意味を持つということである。ここでコンタクト
ホールのアスペクト比によりＴｉＮ被着膜厚差，いわゆ
るステップカバレッジが変化するのはスパッタ法の特徴
である。しかもスパッタ法の場合、平坦部の膜厚を厚く
しても、コンタクトホールの底部周囲のＴｉＮの膜厚を
厚く出来ないという欠点も有している。したがって、従
来の構造では、自ずから微細化の限界があった。
【００１０】
【課題を解決するための手段】第１の半導体装置の製造
方法は、半導体素子が形成された半導体基板上に第１の
絶縁膜を形成したのちパターニングしコンタクトホール
を形成する工程と、このコンタクトホールを含む全面に
バリア用の第１の金属膜と第２の絶縁膜を順次被着する
工程と、この第１の金属膜と第２の絶縁膜をエッチング
し少なくともコンタクトホールの側壁に第２の絶縁膜を
残存させる工程とを含むものである。
方法は、半導体素子が形成された半導体基板上に第１の
絶縁膜を形成したのちパターニングしコンタクトホール
を形成する工程と、このコンタクトホールを含む全面に
バリア用の第１の金属膜と第２の絶縁膜を順次被着する
工程と、この第１の金属膜と第２の絶縁膜をエッチング
し少なくともコンタクトホールの側壁に第２の絶縁膜を
残存させる工程とを含むものである。
【００１１】第２の半導体装置の製造方法は、半導体素
子が形成された半導体基板上に第１の絶縁膜を形成した
のちパターニングしコンタクトホールを形成する工程
と、このコンタクトホールを含む全面にバリア用の第１
の金属膜と第２の絶縁膜を順次被着する工程と、この第
１の金属膜と第２の絶縁膜をエッチングし少なくともコ
ンタクトホールの側壁に第２の絶縁膜を残存させる工程
と、この第２の絶縁膜が残存するコンタクトホールを含
む全面にバリア用の第２の金属膜を被着する工程とを含
むものである。
子が形成された半導体基板上に第１の絶縁膜を形成した
のちパターニングしコンタクトホールを形成する工程
と、このコンタクトホールを含む全面にバリア用の第１
の金属膜と第２の絶縁膜を順次被着する工程と、この第
１の金属膜と第２の絶縁膜をエッチングし少なくともコ
ンタクトホールの側壁に第２の絶縁膜を残存させる工程
と、この第２の絶縁膜が残存するコンタクトホールを含
む全面にバリア用の第２の金属膜を被着する工程とを含
むものである。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の第１実施例を説明す
るための半導体チップの断面図である。
る。図１（ａ）〜（ｃ）は本発明の第１実施例を説明す
るための半導体チップの断面図である。
【００１３】まず図１（ａ）に示すように、素子形成の
終了したシリコン基板１の表面を覆う膜厚１μｍ程度の
酸化シリコン膜２に、例えばＣＦ4 ／Ｈ2 ガスプラズマ
を用いたリアクティブイオンエッチング（ＲＩＥ）法に
て異方性のエッチングを行い垂直断面形状のコンタクト
ホール６を形成する。次にスパッタ法でＴｉＮ膜３を約
１００ｎｍの厚さに被着する。
終了したシリコン基板１の表面を覆う膜厚１μｍ程度の
酸化シリコン膜２に、例えばＣＦ4 ／Ｈ2 ガスプラズマ
を用いたリアクティブイオンエッチング（ＲＩＥ）法に
て異方性のエッチングを行い垂直断面形状のコンタクト
ホール６を形成する。次にスパッタ法でＴｉＮ膜３を約
１００ｎｍの厚さに被着する。
【００１４】次に図１（ｂ）のように、膜厚２００ｎｍ
の酸化シリコン膜４をプラズマ化学的気相成長（ＣＶ
Ｄ）法で被着する。次いでＲＩＥ法で酸化シリコン膜４
をエッチバックし、酸化シリコン膜４をコンタクトホー
ル６の側壁に残存させる。この時にはＴｉＮ膜３と選択
性を有するプラズマ条件が必須となり、例えば、ＣＨＦ
3 ／Ｏ2 の混合ガスを用いる。
の酸化シリコン膜４をプラズマ化学的気相成長（ＣＶ
Ｄ）法で被着する。次いでＲＩＥ法で酸化シリコン膜４
をエッチバックし、酸化シリコン膜４をコンタクトホー
ル６の側壁に残存させる。この時にはＴｉＮ膜３と選択
性を有するプラズマ条件が必須となり、例えば、ＣＨＦ
3 ／Ｏ2 の混合ガスを用いる。
【００１５】次に図１（ｃ）のように、膜厚１μｍのＡ
ｌ膜５をスパッタ法で被着したのち、フォトリソグラフ
ィー技術とＲＩＥ技術を組み合せＡｌ膜５及びＴｉＮ膜
３をパターニングして電極を形成する。
ｌ膜５をスパッタ法で被着したのち、フォトリソグラフ
ィー技術とＲＩＥ技術を組み合せＡｌ膜５及びＴｉＮ膜
３をパターニングして電極を形成する。
【００１６】このように第１実施例では、コンタクトホ
ールの側壁に酸化シリコン膜４を残存させ、ＴｉＮ膜３
の薄い部分を保護することにより、耐熱性を向上させ、
Ａｌアロイスパイクの発生を抑制することができる。
ールの側壁に酸化シリコン膜４を残存させ、ＴｉＮ膜３
の薄い部分を保護することにより、耐熱性を向上させ、
Ａｌアロイスパイクの発生を抑制することができる。
【００１７】図２（ａ）〜（ｃ）は本発明の第２実施例
を説明するための半導体チップの断面図である。まず図
２（ａ）に示すように、第１実施例と同様に、シリコン
基板１上の酸化シリコン膜２にコンタクトホール６を形
成し、膜厚約４０ｎｍのＴｉＮ膜３Ａ及び膜厚２００ｎ
ｍの酸化シリコン膜４を順次被着する。次いで酸化シリ
コン膜４をエッチバックし、コンタクトホール６の側壁
に酸化シリコン膜４を残存させる。
を説明するための半導体チップの断面図である。まず図
２（ａ）に示すように、第１実施例と同様に、シリコン
基板１上の酸化シリコン膜２にコンタクトホール６を形
成し、膜厚約４０ｎｍのＴｉＮ膜３Ａ及び膜厚２００ｎ
ｍの酸化シリコン膜４を順次被着する。次いで酸化シリ
コン膜４をエッチバックし、コンタクトホール６の側壁
に酸化シリコン膜４を残存させる。
【００１８】次に図２（ｂ）のように、膜厚４００ｎｍ
のＴｉＮ膜３Ｂをスパッタ法で被着する。更にＡｌ膜５
を被着し、図２（ｃ）のようにパターニングして電極を
形成する。
のＴｉＮ膜３Ｂをスパッタ法で被着する。更にＡｌ膜５
を被着し、図２（ｃ）のようにパターニングして電極を
形成する。
【００１９】本第２実施例では酸化シリコン膜４をエッ
チバックすることでコンタクトホールの断面形状がやや
順テーパーになり、ＴｉＮ膜３Ｂのカバレッジが改善さ
れる。従って第１実施例のＴｉＮ膜約１００ｎｍより薄
いスパッタ膜厚約８００ｎｍでも第１実施例と同等の耐
熱性が得られ、更に膜厚を２０％薄くした分だけＴｉＮ
膜の抵抗が２０％低い電極が得られる。
チバックすることでコンタクトホールの断面形状がやや
順テーパーになり、ＴｉＮ膜３Ｂのカバレッジが改善さ
れる。従って第１実施例のＴｉＮ膜約１００ｎｍより薄
いスパッタ膜厚約８００ｎｍでも第１実施例と同等の耐
熱性が得られ、更に膜厚を２０％薄くした分だけＴｉＮ
膜の抵抗が２０％低い電極が得られる。
【００２０】尚、上記各実施例で用いたＴｉＮ膜の変わ
りにＴｉＷ膜を、また酸化シリコン膜の変わりに窒化シ
リコン膜を用いても同様の効果が得られる。
りにＴｉＷ膜を、また酸化シリコン膜の変わりに窒化シ
リコン膜を用いても同様の効果が得られる。
【００２１】
【発明の効果】以上説明したように本発明は、スパッタ
法で被着したバリアメタルの膜厚が充分に得られない部
分だけを絶縁膜で覆うことにより、Ａｌアロイスパイク
の発生を防止し、耐熱性の高い電極が得られるという効
果を有する。このためＬＳＩの高密度化が実現出来る。
法で被着したバリアメタルの膜厚が充分に得られない部
分だけを絶縁膜で覆うことにより、Ａｌアロイスパイク
の発生を防止し、耐熱性の高い電極が得られるという効
果を有する。このためＬＳＩの高密度化が実現出来る。
【図１】本発明の第１実施例を説明するための半導体チ
ップの断面図。
ップの断面図。
【図２】本発明の第２実施例を説明するための半導体チ
ップの断面図。
ップの断面図。
【図３】従来技術の一例を説明するための半導体チップ
の断面図。
の断面図。
１ シリコン基板 ２ 酸化シリコン膜 ３，３Ａ，３Ｂ ＴｉＮ膜 ４ 酸化シリコン膜 ５ Ａｌ膜 ６ コンタクトホール
Claims (5)
- 【請求項１】 半導体素子が形成された半導体基板上に
第１の絶縁膜を形成したのちパターニングしコンタクト
ホールを形成する工程と、このコンタクトホールを含む
全面にバリア用の第１の金属膜と第２の絶縁膜を順次被
着する工程と、この第１の金属膜と第２の絶縁膜をエッ
チングし少なくともコンタクトホールの側壁に第２の絶
縁膜を残存させる工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 第１の金属膜が窒化チタン膜またはチタ
ンタングステン膜である請求項１記載の半導体装置の製
造方法。 - 【請求項３】 第２の絶縁膜が酸化シリコン膜または窒
化シリコン膜である請求項１記載の半導体装置の製造方
法。 - 【請求項４】 半導体素子が形成された半導体基板上に
第１の絶縁膜を形成したのちパターニングしコンタクト
ホールを形成する工程と、このコンタクトホールを含む
全面にバリア用の第１の金属膜と第２の絶縁膜を順次被
着する工程と、この第１の金属膜と第２の絶縁膜をエッ
チングし少なくともコンタクトホールの側壁に第２の絶
縁膜を残存させる工程と、この第２の絶縁膜が残存する
コンタクトホールを含む全面にバリア用の第２の金属膜
を被着する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項５】 第２の金属膜が窒化チタン膜またはチタ
ンタングステン膜である請求項４記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19576892A JPH0645278A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19576892A JPH0645278A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645278A true JPH0645278A (ja) | 1994-02-18 |
Family
ID=16346641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19576892A Withdrawn JPH0645278A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645278A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654234A (en) * | 1996-04-29 | 1997-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a void-free tungsten-plug contact in the presence of a contact opening overhang |
| US8665335B2 (en) | 2006-04-28 | 2014-03-04 | Intellectual Ventures Fund 83 Llc | Digital camera dock having a movable attachment surface |
-
1992
- 1992-07-23 JP JP19576892A patent/JPH0645278A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654234A (en) * | 1996-04-29 | 1997-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a void-free tungsten-plug contact in the presence of a contact opening overhang |
| US8665335B2 (en) | 2006-04-28 | 2014-03-04 | Intellectual Ventures Fund 83 Llc | Digital camera dock having a movable attachment surface |
| US8711227B2 (en) | 2006-04-28 | 2014-04-29 | Intellectual Ventures Fund 83 Llc | Digital camera dock having movable guide pins |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |