JPH03149826A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03149826A JPH03149826A JP28899089A JP28899089A JPH03149826A JP H03149826 A JPH03149826 A JP H03149826A JP 28899089 A JP28899089 A JP 28899089A JP 28899089 A JP28899089 A JP 28899089A JP H03149826 A JPH03149826 A JP H03149826A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000011248 coating agent Substances 0.000 claims abstract description 36
- 238000000576 coating method Methods 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 150000001875 compounds Chemical class 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 abstract description 33
- 239000011229 interlayer Substances 0.000 abstract description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 3
- 239000011247 coating layer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- SCPYDCQAZCOKTP-UHFFFAOYSA-N silanol Chemical compound [SiH3]O SCPYDCQAZCOKTP-UHFFFAOYSA-N 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 101100454869 Rattus norvegicus Lhx5 gene Proteins 0.000 description 1
- 230000001476 alcoholic effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係わり、特に集積回路
等において導体配線を絶縁層で分離する多層配線構造を
有する半導体装置の製造方法に関する。 〔従来の技術〕 近年ＬＳＩの高集積化、高機能化の為に多層配線が必須
のものになっている。ところで、このような多層配線構
造において、金属配線層上に形成された絶縁膜の上にさ
らに金属配線を施そうとすると、下地の配線パターンの
段差形状が絶縁膜に転写されてこの絶縁膜の突出部とな
り、この突出部が上地の金属配線パターンに転写される
ことにより、絶縁膜上に形成された上地の配線層の断線
のおそれがある。 そこで、従来から多層配線構造の半導体装置では、ＳＯ
Ｇ法（スピンオングラス）と呼ばれる平坦化技術が存在
する（例えば、特開昭６１−１３９０３３号）。 このＳＯＧ法は、下地の第１Ａｊ！配線上に先ず絶縁膜
を成膜した後、層間絶縁膜としてＳｉ化合物の無機系又
は有機系化合物を回転塗布して塗布膜を形成し、次いで
、これを加熱することにより、絶縁膜の突出部間の凹部
をＳｉＯ□で埋める。そして、この上に絶縁膜を形成す
ると絶縁膜が平坦化され、スミレ−ホール形成後上層Ａ
ｌ配線を形成しても絶縁膜が平坦化されていることから
、上層Ａｊ！の断線を避けることが可能になる。 第２図に従来の配線構造を示す、第２図において、基板
ｌ上には所定パターンの下地Ａｌｌ配線パターン２が形
成され、この配線パターン上にはＳｉ酸化］１ｔ３が形
成されている。この酸化膜表面には、平坦化を目的とす
るＳｉ化合物の塗布１１５が形成され、さらに、この塗
布膜上には第２のＳｉ酸化膜が形成されでいる。Ｓｉ酸
化膜３．６及び塗布１１５はエッチングれれてエッチン
グ部分にスルーホール２０が形成されている。そして、
このスルーホール２０部分には上地Ａｆｆｉ配線パター
ン１２が形成されている。 しかし、この従来例では下地配線と上地配線の接触抵抗
が太きく、配線歩留まりが低下すると共に、半導体装置
の性能が劣化してしまうと云う問題があった。 これは、スルーホール２０の側壁に塗布膜５のエッチン
グ端１９が露出し、上地配線を形成する際、塗布膜に残
存する液体分が下地配線の表面で酸化Ａｊ！のような絶
縁膜を形成して下地配線と上地配線の接触抵抗を大きく
することに−起因するものである。また、スルーホール
側壁に露出した塗布膜からのアウトガスで、スルーホー
ル側壁に上地配線材が付着しに（くなり、その結果、下
地配線と上地配線の接触抵抗が太きくなることにも起因
するものである。 そこで、特開昭６１−１９６５５５号では、絶縁膜の凸
部（下地配線層上に存在する絶縁膜部分）上にある塗布
膜がエッチングされるまで前記塗布層を全面エッチバッ
クすることによりスルーホール側壁に塗布膜が露出する
ことを防止して下地の配線層と上地の配線層との接着性
を良好にしてい−る、 しかしどの従来例では、全面エッチバックを行っている
なめに層間絶縁膜を平坦化するための前記塗布膜全体が
エッチングされてしまうため、平坦化が損なわれ、上地
配線の断線のおそれを無くすことができない。 そこでこの出願に係わる発明は、層間絶縁膜の平坦化を
損なうことなく、下地配線層と上地配線層の接触性が良
好な多層配線構造を有する半導体装置の製造方法を提供
することを目的とする。 〔課題を解決するための手段〕 この目的を達成するために、この出願に係わる発明は−
、基板上に第１の配線層を形成する工程と、 当該第１
配線層上に第１の絶縁膜を形成する工程と、当該第１絶
縁膜上にＳｉ化合物含有溶液の塗布膜を形成する工程と
、当該塗布膜上に第２の絶縁膜を形成する工程と、スル
ーホール形成領域に前記第１絶縁膜に至るまでの等方性
エッチングを行う工程と、当該エッチング終了後第３の
絶縁膜を表面に形成する工程と、当該第３の絶縁膜形成
後異方性エッチングによ−リスルーホールを形成する工
程と、当該スルーホールにおいて前記第１の配線層と接
触する第２の配線−を形成する工程と、を有することを
特徴とする半導体装置の製造方法に係る。 （作用〕 本発明では、スルーホール形成領域に等方性エッチング
を施すことにより、最終的に形成されるスルーホール口
径より大きい口径のラウンド形状の孔が形成される。こ
の時、塗布膜層もスルーホール口径よりも大きい口径に
エッチングされている。 塗布膜層がこのようにエッチングされているため、第３
の絶縁膜を積層形成して前記ラウンド形状の孔を一般し
、次いで、スルーホール開孔処理を行っても、スルーホ
ール側壁に前記塗布層が露出しない。 このように本発明によれば、塗布膜を全面エッチングす
ることなく、しかもスルーホール側壁に塗布膜が露出し
ないため、層間絶縁膜の平坦化を損なうことなく、下層
配線層と上層配線層の接触性が良好な多層配線構造を有
する半導体装置の製造方法を提供することができる。
等において導体配線を絶縁層で分離する多層配線構造を
有する半導体装置の製造方法に関する。 〔従来の技術〕 近年ＬＳＩの高集積化、高機能化の為に多層配線が必須
のものになっている。ところで、このような多層配線構
造において、金属配線層上に形成された絶縁膜の上にさ
らに金属配線を施そうとすると、下地の配線パターンの
段差形状が絶縁膜に転写されてこの絶縁膜の突出部とな
り、この突出部が上地の金属配線パターンに転写される
ことにより、絶縁膜上に形成された上地の配線層の断線
のおそれがある。 そこで、従来から多層配線構造の半導体装置では、ＳＯ
Ｇ法（スピンオングラス）と呼ばれる平坦化技術が存在
する（例えば、特開昭６１−１３９０３３号）。 このＳＯＧ法は、下地の第１Ａｊ！配線上に先ず絶縁膜
を成膜した後、層間絶縁膜としてＳｉ化合物の無機系又
は有機系化合物を回転塗布して塗布膜を形成し、次いで
、これを加熱することにより、絶縁膜の突出部間の凹部
をＳｉＯ□で埋める。そして、この上に絶縁膜を形成す
ると絶縁膜が平坦化され、スミレ−ホール形成後上層Ａ
ｌ配線を形成しても絶縁膜が平坦化されていることから
、上層Ａｊ！の断線を避けることが可能になる。 第２図に従来の配線構造を示す、第２図において、基板
ｌ上には所定パターンの下地Ａｌｌ配線パターン２が形
成され、この配線パターン上にはＳｉ酸化］１ｔ３が形
成されている。この酸化膜表面には、平坦化を目的とす
るＳｉ化合物の塗布１１５が形成され、さらに、この塗
布膜上には第２のＳｉ酸化膜が形成されでいる。Ｓｉ酸
化膜３．６及び塗布１１５はエッチングれれてエッチン
グ部分にスルーホール２０が形成されている。そして、
このスルーホール２０部分には上地Ａｆｆｉ配線パター
ン１２が形成されている。 しかし、この従来例では下地配線と上地配線の接触抵抗
が太きく、配線歩留まりが低下すると共に、半導体装置
の性能が劣化してしまうと云う問題があった。 これは、スルーホール２０の側壁に塗布膜５のエッチン
グ端１９が露出し、上地配線を形成する際、塗布膜に残
存する液体分が下地配線の表面で酸化Ａｊ！のような絶
縁膜を形成して下地配線と上地配線の接触抵抗を大きく
することに−起因するものである。また、スルーホール
側壁に露出した塗布膜からのアウトガスで、スルーホー
ル側壁に上地配線材が付着しに（くなり、その結果、下
地配線と上地配線の接触抵抗が太きくなることにも起因
するものである。 そこで、特開昭６１−１９６５５５号では、絶縁膜の凸
部（下地配線層上に存在する絶縁膜部分）上にある塗布
膜がエッチングされるまで前記塗布層を全面エッチバッ
クすることによりスルーホール側壁に塗布膜が露出する
ことを防止して下地の配線層と上地の配線層との接着性
を良好にしてい−る、 しかしどの従来例では、全面エッチバックを行っている
なめに層間絶縁膜を平坦化するための前記塗布膜全体が
エッチングされてしまうため、平坦化が損なわれ、上地
配線の断線のおそれを無くすことができない。 そこでこの出願に係わる発明は、層間絶縁膜の平坦化を
損なうことなく、下地配線層と上地配線層の接触性が良
好な多層配線構造を有する半導体装置の製造方法を提供
することを目的とする。 〔課題を解決するための手段〕 この目的を達成するために、この出願に係わる発明は−
、基板上に第１の配線層を形成する工程と、 当該第１
配線層上に第１の絶縁膜を形成する工程と、当該第１絶
縁膜上にＳｉ化合物含有溶液の塗布膜を形成する工程と
、当該塗布膜上に第２の絶縁膜を形成する工程と、スル
ーホール形成領域に前記第１絶縁膜に至るまでの等方性
エッチングを行う工程と、当該エッチング終了後第３の
絶縁膜を表面に形成する工程と、当該第３の絶縁膜形成
後異方性エッチングによ−リスルーホールを形成する工
程と、当該スルーホールにおいて前記第１の配線層と接
触する第２の配線−を形成する工程と、を有することを
特徴とする半導体装置の製造方法に係る。 （作用〕 本発明では、スルーホール形成領域に等方性エッチング
を施すことにより、最終的に形成されるスルーホール口
径より大きい口径のラウンド形状の孔が形成される。こ
の時、塗布膜層もスルーホール口径よりも大きい口径に
エッチングされている。 塗布膜層がこのようにエッチングされているため、第３
の絶縁膜を積層形成して前記ラウンド形状の孔を一般し
、次いで、スルーホール開孔処理を行っても、スルーホ
ール側壁に前記塗布層が露出しない。 このように本発明によれば、塗布膜を全面エッチングす
ることなく、しかもスルーホール側壁に塗布膜が露出し
ないため、層間絶縁膜の平坦化を損なうことなく、下層
配線層と上層配線層の接触性が良好な多層配線構造を有
する半導体装置の製造方法を提供することができる。
次に本発明の一実施例を、半導体装置の製造工程を示す
第１図の断面図に基づいて説明する。 （１）図に示す工程において、Ｓｉウェハ基板仕には、
下地配線層であるＡ！配線パターン２が形成されている
。 そして、多層配線構造を得るためのスルーホールの口径
を１．０μｍと仮定して、下地ＡＩ！、配線パターン（
第１の配線層）２上に第１の絶縁膜、例えばプラズマＣ
ＶＤ法でＳｉ酸化膜３を３０００膜厚に形成する。この
時、下地配！ｌＩＭ２上の絶縁膜部分４は、凸状に形成
される。 次いで、シラノール（Ｓ ｉ （Ｏ）ｉ） ４ ）を含
有するアルコール溶液をＳｉ酸化膜３形成後のウェハ表
面にスピンコードして塗布膜５を形成した。 このスピンコードとしては、静止したウェハに前記アル
コール溶液を滴下した後、ウェハを６０００ｒｐｍＸ６
秒で回転させた。このあと、ウェハを加熱炉に移し、８
０℃×２分、１５０℃×２分、２５０℃×２分のプリベ
ータ、そして４００℃×３０分ボストベークを行った。 この加熱処理により塗布膜から溶剤及び水分が蒸発して
この塗布膜はＳｉｎ、の絶縁膜となる。この時の塗布膜
の膜厚は、６００−１０００人となる。 この塗布膜を、凸部を有するＳｉ酸化膜３上に形成する
ことにより、凸部の段差が緩和されて表面を平坦化する
ことができる。 このような塗布層５上にはプラズマＣＶＤ法により第２
の絶縁膜であるＳｉ酸化膜６を４０００〜４５００膜厚
に成膜する。 ５１酸化１１３．１布膜５及びＳｉ酸化膜６により導体
配線層間を絶縁する層間絶縁膜が形成される。 （２）図に示される工程では、レジストマスクツを積層
形成してこれをパターニングし、次いで、（３）図に示
される工程において、スルーホール形成領域に、ドライ
エッチングあるいはウェットエッチングによる等方性エ
ッチングを行い、レジストマスクを除去する。 この等方性エッチングにより、スルーホール形成領域８
に、５０００〜５５００人深さの孔９を形成する。等方
性エッチングであるため、エッチングは各方向に等方的
に進行するため、Ｒを有するラウンド形状の孔９となり
、この孔の口径は最終的に形成されるスルーホール２０
の口径よりも大きくなる。この結果、前記塗布膜５は基
板ｌに対して鉛直方向の他水平方向にもエッチングされ
るため、塗布膜５のエッチング端が水平方向に順次拡開
して行く。 等方性のエッチングは第１の絶縁膜３に至るまで行われ
、本実施例ではエッチング時間を管理し絶縁膜３の一部
がエッチングされた時点で等方性エッチングを終了する
。 尚、ここで等方性エッチングとして、例えばプラズマエ
ッチングで行うことができる。そして、この等方性エッ
チングは、エッチングが下地Ａ２配線パターンが露出し
ない範囲で止めることがより有効である。 （４）図に示す工程では、等方性エッチングで形成され
たラウンド状の孔９を埋めるように、第２絶縁膜６上に
第３の絶縁膜であるＳ ｉ Ｏｘ Ｉ！ １０をプラズ
マＣＶＤ法により２０００〜２５００人成膜する。等方
性エッチングによると、エッチングが等方的に進行した
ことによるスルーホールの側壁のエッチング分を、第３
絶縁膜であるＳｉ酸化膜１０を積層することによってこ
のエッチング分を補償することができる。 この後（５］図に示す工程に移行し、前記（４）の工程
のレジストマスクツと同一パターンのレジストマスク１
１を前記Ｓｉ酸化膜１０上に形成する。この時の合わせ
精度が０．３μｍとすれば、等方性エッチングで開孔し
て減少した側壁分を前記第３の絶縁膜を成膜した分で補
償して、且つ、合わせ余裕を持たせることで同一レジス
トマスクを適用できる。 次いで、このレジストをマスクにしてスルーホール開孔
処理のための異方性エッチングを行う。 この結果、基板の鉛直方向にのみエッチングが進行した
円筒状のスルーホール２０が形成される。 尚、この異方性エッチングとして、例えば、反応性イオ
ンエッチングを行う。 ところで、前記（３）の工程では、口径がスルーホール
のｂ径よりも大きいラウンド形状の孔９が形成されてい
るため、塗布膜５のエッチシグ端はスルーホールの側壁
内部まで拡開されている。よって、（５）の工程では、
塗布１１５のエッチング端１９が第３絶縁膜ｌＯで覆わ
れており、塗布膜５のエッチング−がスルーホール２０
側壁に露出していない。 次いで、（６）の工程に移行し、第２の配線層となるべ
きＡｌをスパッタし、次いでバターニングすることによ
り、上地Ａｌ配線パターン１２を形成し、下地配線１１
２と上地配線［１１２とが接触し、且つ、これらが層間
絶縁膜によって絶縁された多層配線構造を得ることがで
きる。 この際、スルーホール２０側壁において、塗布Ｂ５が露
出しないため、下地配線層と上地配線層との接触性が良
好となる。その結果、配線歩留まりの向上及び配線信頼
性の向上を図ることが可能となる。 前記実施例では、絶縁膜としてＳｉ酸化膜を用いたがこ
れに限定されず、Ｓｉ窒化膜を用いることも可能である
。この時、第１の絶縁膜３にＳｉ窒化膜を用いるとＳｉ
酸化膜とのエッチングの選択比が高くなり、等方性エッ
チングの際の第１絶縁膜３の食い込みはそれほど多くは
なく、下地配線２ヘダメージを与えるのをより防止する
ことができると共に、前記と同様にスルーホール２０側
壁に塗布膜５が露出するのを防止する効果が得られる。 前記実施例では、塗布膜を形成する際にシラノールのア
ルコール溶液を使用したが、これに限定されずＳｔ化合
物含有無−・有機溶液を広く使用することができる。 また、前記実施例では配線層をＡｊ！によって形成した
が、この他にポリシリコンを使用するとも可能である。 【発明の効果〕 以上説明したように、この出願に係わる発明によれば、
スルーホール側壁において、塗布膜が露出しないために
、第１の配線層と第２の配線層との接触性が良好となり
、その結果、配線歩留まりの向上及び配線信頼性の向上
を図ることが可能となる。
第１図の断面図に基づいて説明する。 （１）図に示す工程において、Ｓｉウェハ基板仕には、
下地配線層であるＡ！配線パターン２が形成されている
。 そして、多層配線構造を得るためのスルーホールの口径
を１．０μｍと仮定して、下地ＡＩ！、配線パターン（
第１の配線層）２上に第１の絶縁膜、例えばプラズマＣ
ＶＤ法でＳｉ酸化膜３を３０００膜厚に形成する。この
時、下地配！ｌＩＭ２上の絶縁膜部分４は、凸状に形成
される。 次いで、シラノール（Ｓ ｉ （Ｏ）ｉ） ４ ）を含
有するアルコール溶液をＳｉ酸化膜３形成後のウェハ表
面にスピンコードして塗布膜５を形成した。 このスピンコードとしては、静止したウェハに前記アル
コール溶液を滴下した後、ウェハを６０００ｒｐｍＸ６
秒で回転させた。このあと、ウェハを加熱炉に移し、８
０℃×２分、１５０℃×２分、２５０℃×２分のプリベ
ータ、そして４００℃×３０分ボストベークを行った。 この加熱処理により塗布膜から溶剤及び水分が蒸発して
この塗布膜はＳｉｎ、の絶縁膜となる。この時の塗布膜
の膜厚は、６００−１０００人となる。 この塗布膜を、凸部を有するＳｉ酸化膜３上に形成する
ことにより、凸部の段差が緩和されて表面を平坦化する
ことができる。 このような塗布層５上にはプラズマＣＶＤ法により第２
の絶縁膜であるＳｉ酸化膜６を４０００〜４５００膜厚
に成膜する。 ５１酸化１１３．１布膜５及びＳｉ酸化膜６により導体
配線層間を絶縁する層間絶縁膜が形成される。 （２）図に示される工程では、レジストマスクツを積層
形成してこれをパターニングし、次いで、（３）図に示
される工程において、スルーホール形成領域に、ドライ
エッチングあるいはウェットエッチングによる等方性エ
ッチングを行い、レジストマスクを除去する。 この等方性エッチングにより、スルーホール形成領域８
に、５０００〜５５００人深さの孔９を形成する。等方
性エッチングであるため、エッチングは各方向に等方的
に進行するため、Ｒを有するラウンド形状の孔９となり
、この孔の口径は最終的に形成されるスルーホール２０
の口径よりも大きくなる。この結果、前記塗布膜５は基
板ｌに対して鉛直方向の他水平方向にもエッチングされ
るため、塗布膜５のエッチング端が水平方向に順次拡開
して行く。 等方性のエッチングは第１の絶縁膜３に至るまで行われ
、本実施例ではエッチング時間を管理し絶縁膜３の一部
がエッチングされた時点で等方性エッチングを終了する
。 尚、ここで等方性エッチングとして、例えばプラズマエ
ッチングで行うことができる。そして、この等方性エッ
チングは、エッチングが下地Ａ２配線パターンが露出し
ない範囲で止めることがより有効である。 （４）図に示す工程では、等方性エッチングで形成され
たラウンド状の孔９を埋めるように、第２絶縁膜６上に
第３の絶縁膜であるＳ ｉ Ｏｘ Ｉ！ １０をプラズ
マＣＶＤ法により２０００〜２５００人成膜する。等方
性エッチングによると、エッチングが等方的に進行した
ことによるスルーホールの側壁のエッチング分を、第３
絶縁膜であるＳｉ酸化膜１０を積層することによってこ
のエッチング分を補償することができる。 この後（５］図に示す工程に移行し、前記（４）の工程
のレジストマスクツと同一パターンのレジストマスク１
１を前記Ｓｉ酸化膜１０上に形成する。この時の合わせ
精度が０．３μｍとすれば、等方性エッチングで開孔し
て減少した側壁分を前記第３の絶縁膜を成膜した分で補
償して、且つ、合わせ余裕を持たせることで同一レジス
トマスクを適用できる。 次いで、このレジストをマスクにしてスルーホール開孔
処理のための異方性エッチングを行う。 この結果、基板の鉛直方向にのみエッチングが進行した
円筒状のスルーホール２０が形成される。 尚、この異方性エッチングとして、例えば、反応性イオ
ンエッチングを行う。 ところで、前記（３）の工程では、口径がスルーホール
のｂ径よりも大きいラウンド形状の孔９が形成されてい
るため、塗布膜５のエッチシグ端はスルーホールの側壁
内部まで拡開されている。よって、（５）の工程では、
塗布１１５のエッチング端１９が第３絶縁膜ｌＯで覆わ
れており、塗布膜５のエッチング−がスルーホール２０
側壁に露出していない。 次いで、（６）の工程に移行し、第２の配線層となるべ
きＡｌをスパッタし、次いでバターニングすることによ
り、上地Ａｌ配線パターン１２を形成し、下地配線１１
２と上地配線［１１２とが接触し、且つ、これらが層間
絶縁膜によって絶縁された多層配線構造を得ることがで
きる。 この際、スルーホール２０側壁において、塗布Ｂ５が露
出しないため、下地配線層と上地配線層との接触性が良
好となる。その結果、配線歩留まりの向上及び配線信頼
性の向上を図ることが可能となる。 前記実施例では、絶縁膜としてＳｉ酸化膜を用いたがこ
れに限定されず、Ｓｉ窒化膜を用いることも可能である
。この時、第１の絶縁膜３にＳｉ窒化膜を用いるとＳｉ
酸化膜とのエッチングの選択比が高くなり、等方性エッ
チングの際の第１絶縁膜３の食い込みはそれほど多くは
なく、下地配線２ヘダメージを与えるのをより防止する
ことができると共に、前記と同様にスルーホール２０側
壁に塗布膜５が露出するのを防止する効果が得られる。 前記実施例では、塗布膜を形成する際にシラノールのア
ルコール溶液を使用したが、これに限定されずＳｔ化合
物含有無−・有機溶液を広く使用することができる。 また、前記実施例では配線層をＡｊ！によって形成した
が、この他にポリシリコンを使用するとも可能である。 【発明の効果〕 以上説明したように、この出願に係わる発明によれば、
スルーホール側壁において、塗布膜が露出しないために
、第１の配線層と第２の配線層との接触性が良好となり
、その結果、配線歩留まりの向上及び配線信頼性の向上
を図ることが可能となる。
−第１図は、本発明の一実施例に係わる半導体装置の製
造方法の工程を示す断面図、−第２図は半導体装置にお
ける従来の配線構造を示す断面図である。 図中、−１は基板、２は下−地Ａｊ！配線パターン（第
１−の配線層）、３はＳ−ｉ酸化膜（第１の絶縁膜）、
４はＳｉ酸化膜３の凸状部、５は塗布膜、６はＳｉ酸化
膜（第２の絶縁膜）、７．１１−はレジストマスク、８
ばスルーホール形成領域、９は等方性エッチングにより
形成された孔、１０はＳ−ｉ酸化膜（第３の絶縁ＩＷ）
、１２は上地Ａｊ！配線パターン（第２の配線層）、で
ある。 ／−＋。 第 ρ−ｔ− Ｉ図 Ｓｉ酸化膜
造方法の工程を示す断面図、−第２図は半導体装置にお
ける従来の配線構造を示す断面図である。 図中、−１は基板、２は下−地Ａｊ！配線パターン（第
１−の配線層）、３はＳ−ｉ酸化膜（第１の絶縁膜）、
４はＳｉ酸化膜３の凸状部、５は塗布膜、６はＳｉ酸化
膜（第２の絶縁膜）、７．１１−はレジストマスク、８
ばスルーホール形成領域、９は等方性エッチングにより
形成された孔、１０はＳ−ｉ酸化膜（第３の絶縁ＩＷ）
、１２は上地Ａｊ！配線パターン（第２の配線層）、で
ある。 ／−＋。 第 ρ−ｔ− Ｉ図 Ｓｉ酸化膜
Claims (1)
- （１）基板上に第１の配線層を形成する工程と、当該第
１配線層上に第１の絶縁膜を形成する工程と、当該第１
絶縁膜上にＳｉ化合物含有溶液の塗布膜を形成する工程
と、当該塗布膜上に第２の絶縁膜を形成する工程と、ス
ルーホール形成領域に前記第１絶縁膜に至るまでの等方
性エッチングを行う工程と、当該エッチング終了後第３
の絶縁膜を表面に形成する工程と、当該第３の絶縁膜形
成後異方性エッチングによりスルーホールを形成する工
程と、当該スルーホールにおいて前記第１の配線層と接
触する第２の配線層を形成する工程と、を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28899089A JPH03149826A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28899089A JPH03149826A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149826A true JPH03149826A (ja) | 1991-06-26 |
Family
ID=17737415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28899089A Pending JPH03149826A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149826A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337268B1 (en) | 1999-12-27 | 2002-01-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing contact structure |
| KR20140006758A (ko) * | 2013-12-27 | 2014-01-16 | 한국농어촌공사 | Led 램프와 파라보릭루버 방열판이 적용된 정밀제어형 육묘재배장치 |
-
1989
- 1989-11-07 JP JP28899089A patent/JPH03149826A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337268B1 (en) | 1999-12-27 | 2002-01-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing contact structure |
| KR20140006758A (ko) * | 2013-12-27 | 2014-01-16 | 한국농어촌공사 | Led 램프와 파라보릭루버 방열판이 적용된 정밀제어형 육묘재배장치 |
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