JP2960538B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2960538B2 JP2960538B2 JP33988990A JP33988990A JP2960538B2 JP 2960538 B2 JP2960538 B2 JP 2960538B2 JP 33988990 A JP33988990 A JP 33988990A JP 33988990 A JP33988990 A JP 33988990A JP 2960538 B2 JP2960538 B2 JP 2960538B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板上に形成された配線間に、絶縁
膜を有する半導体装置の製造方法に関する。
膜を有する半導体装置の製造方法に関する。
従来の技術 従来の多層配線構造とその形成法について図面を参照
して説明する。
して説明する。
第３図はその断面図である。図において、半導体基板
１は、素子形成済の基板の表面にCVD酸化膜からなる基
板保護用絶縁膜２を有するものである。
１は、素子形成済の基板の表面にCVD酸化膜からなる基
板保護用絶縁膜２を有するものである。
まず、上記基板保護用絶縁膜２に、写真食刻法により
コンタクトホール３を形成する。次に、アルミ等の金属
を蒸着法またはスパッタ法によりコンタクトホール形成
済の半導体基板１に堆積させ、写真食刻法によりパター
ニングを行い、第１層配線４を形成する。第１層配線４
の形成後、CVD法等により第１層間絶縁膜６を堆積さ
せ、次に表面の平坦化を目的に、シリカ塗布液をスピン
オン法により表面塗布およびベーキング後、表面を全面
ドライエッチを行い、第１層配線4,4間のくぼみをシリ
カからなる平坦化用絶縁膜14で埋め込み、さらにCVD法
により第２層間絶縁膜７を堆積し、層間膜形成工程を終
わる。
コンタクトホール３を形成する。次に、アルミ等の金属
を蒸着法またはスパッタ法によりコンタクトホール形成
済の半導体基板１に堆積させ、写真食刻法によりパター
ニングを行い、第１層配線４を形成する。第１層配線４
の形成後、CVD法等により第１層間絶縁膜６を堆積さ
せ、次に表面の平坦化を目的に、シリカ塗布液をスピン
オン法により表面塗布およびベーキング後、表面を全面
ドライエッチを行い、第１層配線4,4間のくぼみをシリ
カからなる平坦化用絶縁膜14で埋め込み、さらにCVD法
により第２層間絶縁膜７を堆積し、層間膜形成工程を終
わる。
次に、先に形成した第１層配線４と、次に形成する第
２層配線５を接続するためのスルーホール８を写真食刻
法により形成した後、アルミ等の金属を蒸着法またはス
パッタ法により堆積させ、写真食刻法によりパターニン
グを行い、第２層配線５を層間絶縁膜７上に形成する。
２層配線５を接続するためのスルーホール８を写真食刻
法により形成した後、アルミ等の金属を蒸着法またはス
パッタ法により堆積させ、写真食刻法によりパターニン
グを行い、第２層配線５を層間絶縁膜７上に形成する。
第３層配線より上層は、以上の工程をくりかえすこと
により必要な層数まで形成し、最後に表面保護用のカバ
ー絶縁膜11を形成し、ボンディングパッド部12にボンデ
ィング用の窓13を開口するカバー穴開け工程を経て、配
線工程を終了する。
により必要な層数まで形成し、最後に表面保護用のカバ
ー絶縁膜11を形成し、ボンディングパッド部12にボンデ
ィング用の窓13を開口するカバー穴開け工程を経て、配
線工程を終了する。
発明が解決しようとする課題 ところで上記の配線構造では、素子，配線，および配
線間寸法が微細化されるに従い、素子および回路の高速
動作に対し、配線間容量が無視できなくなり、素子およ
び回路の高速動作が実現できないという問題があった。
線間寸法が微細化されるに従い、素子および回路の高速
動作に対し、配線間容量が無視できなくなり、素子およ
び回路の高速動作が実現できないという問題があった。
課題を解決するための手段 上記課題を解決するために、本発明の半導体装置の製
造方法は、配線に絶縁膜側壁を形成するとともに、この
絶縁膜よりエッチレートの大きい絶縁膜を埋め込んだあ
と、さらに前記エッチレートの大きい絶縁膜よりエッチ
レートの小さい絶縁膜を積層後、前記エッチレートの大
きい絶縁膜に達する窓を開け、エッチングにより前記エ
ッチレートの大きい絶縁膜を除去して埋め込み部分に空
隙を形成する空隙形成工程と、さらに、絶縁膜を積層し
て上記窓を防ぐことにより、絶縁膜内に空洞を形成する
空洞形成工程を含むことを特徴とする。
造方法は、配線に絶縁膜側壁を形成するとともに、この
絶縁膜よりエッチレートの大きい絶縁膜を埋め込んだあ
と、さらに前記エッチレートの大きい絶縁膜よりエッチ
レートの小さい絶縁膜を積層後、前記エッチレートの大
きい絶縁膜に達する窓を開け、エッチングにより前記エ
ッチレートの大きい絶縁膜を除去して埋め込み部分に空
隙を形成する空隙形成工程と、さらに、絶縁膜を積層し
て上記窓を防ぐことにより、絶縁膜内に空洞を形成する
空洞形成工程を含むことを特徴とする。
作用 上記の製法による半導体装置では、高速動作や必要と
される素子に接続される配線に高周波電流が流れても、
配線間に形成された空洞により、配線間の静電容量が低
減され、充放電の時定数が小さくなり、素子および回路
の高速動作が保障される。
される素子に接続される配線に高周波電流が流れても、
配線間に形成された空洞により、配線間の静電容量が低
減され、充放電の時定数が小さくなり、素子および回路
の高速動作が保障される。
即ち、本発明の半導体装置の製造方法では、素子が形
成された半導体基板において、配線に絶縁膜側壁を形成
し、この絶縁膜側壁よりエッチレーとの大きい絶縁膜で
配線間を埋め込み、さらに前記のエッチレートの大きい
絶縁膜よりエッチレートの小さい絶縁膜を積層後、前記
エッチレートの大きい絶縁膜に達する窓を開け、エッチ
ングにより前記エッチレートの大きい絶縁膜を除去する
ことで空隙を形成することができる。空隙を形成した
後、空洞形成工程でさらに絶縁膜を積層すると、上記窓
が塞がれて配線間絶縁膜内に空洞を形成することができ
る。
成された半導体基板において、配線に絶縁膜側壁を形成
し、この絶縁膜側壁よりエッチレーとの大きい絶縁膜で
配線間を埋め込み、さらに前記のエッチレートの大きい
絶縁膜よりエッチレートの小さい絶縁膜を積層後、前記
エッチレートの大きい絶縁膜に達する窓を開け、エッチ
ングにより前記エッチレートの大きい絶縁膜を除去する
ことで空隙を形成することができる。空隙を形成した
後、空洞形成工程でさらに絶縁膜を積層すると、上記窓
が塞がれて配線間絶縁膜内に空洞を形成することができ
る。
実施例 以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例にかかる半導体装置の概略
断面図である。図において、半導体基板１は素子形成済
の基板の表面にCVD酸化膜からなる基板保護用絶縁膜２
を有するものである。コンタクトホール３は写真食刻法
により、上記基板保護用絶縁膜２に窓を開口したもので
ある。第１層配線４および第２層配線５は、スパッタ法
によりアルミを堆積させ、写真食刻法によりパターニン
グを行い形成したものであり、第１層配線４と第２層配
線５の間にはCVD酸化膜の第１層間絶縁膜６および第２
層間絶縁膜７が堆積されており、第１層配線の段差を低
減し、第１層配線下地の平坦性を確保するため、シリカ
からなるは配線間絶縁膜14が第１層配線間に埋め込まれ
ている。
断面図である。図において、半導体基板１は素子形成済
の基板の表面にCVD酸化膜からなる基板保護用絶縁膜２
を有するものである。コンタクトホール３は写真食刻法
により、上記基板保護用絶縁膜２に窓を開口したもので
ある。第１層配線４および第２層配線５は、スパッタ法
によりアルミを堆積させ、写真食刻法によりパターニン
グを行い形成したものであり、第１層配線４と第２層配
線５の間にはCVD酸化膜の第１層間絶縁膜６および第２
層間絶縁膜７が堆積されており、第１層配線の段差を低
減し、第１層配線下地の平坦性を確保するため、シリカ
からなるは配線間絶縁膜14が第１層配線間に埋め込まれ
ている。
また、写真食刻法により第１層間絶縁膜６および第２
層間絶縁膜７に窓を開口して形成したスルーホール８に
より第１層配線４と第２層配線５が接続されている。第
１層配線４の側壁には、CVD酸化膜からなる側壁絶縁膜
９が形成されており、所定の第１層配線4,4間には空洞1
0が形成されている。
層間絶縁膜７に窓を開口して形成したスルーホール８に
より第１層配線４と第２層配線５が接続されている。第
１層配線４の側壁には、CVD酸化膜からなる側壁絶縁膜
９が形成されており、所定の第１層配線4,4間には空洞1
0が形成されている。
さらに、この半導体装置の最上層には、CVD酸化膜か
らなるカバー絶縁膜11が堆積されており、ボンディング
パッド部分12にはボンディング用の窓13が写真食刻法に
よりカバー絶縁膜11に開口している。
らなるカバー絶縁膜11が堆積されており、ボンディング
パッド部分12にはボンディング用の窓13が写真食刻法に
よりカバー絶縁膜11に開口している。
このような半導体装置は第１層配線４について配線間
容量が空洞のない場合に比べ低減されており、素子の高
速動作か保障される。また、配線間容量が重要でない第
１層配線４については、配線間を空洞にせず、配線間絶
縁膜14を残し構造的強度を確保している。
容量が空洞のない場合に比べ低減されており、素子の高
速動作か保障される。また、配線間容量が重要でない第
１層配線４については、配線間を空洞にせず、配線間絶
縁膜14を残し構造的強度を確保している。
本発明の半導体装置は、具体的には次のような順序で
製造される。すなわち、第２図（イ）に示すように、コ
ンタクトホール３開口済の半導体基板１にスパッタ法に
よりアルミを蓄積させ、写真食刻法により第１層配線４
を形成する。次に第２図（ロ）に示すように、CVD法に
より側壁絶縁膜形成用絶縁膜９となる酸化膜を堆積した
後、この側壁絶縁膜形成用絶縁膜15を異方性ドライエッ
チングにより表面を全面エッチングし、第２図（ハ）に
示すように側壁絶縁膜９を形成する。次に第２図（ニ）
に示すように、全面にシリカをスピンオン法により塗布
およびベーキングを行い、配線間絶縁膜14を形成する。
それから第２図（ホ）に示すように、配線間絶縁膜14と
側壁絶縁膜との選択比が十分に取られた異方性ドライエ
ッチングにより、配線間絶縁膜14の膜厚Ｂが、側壁絶縁
膜９の寸法Ａの3/4程度下方になるまでエッチングを行
う。次に、第２図（ヘ）に示すように、CVD方により第
１層間絶縁膜６となる酸化膜を堆積後、その第１層間絶
縁膜６に、フォトレジスト18を塗布し、写真食刻法によ
り配線間絶縁膜14に達する空洞形成用窓16を異方性ドラ
イエッチングにより開口し、その後、第２図（ト）に示
すように、ウェットエッチにて空洞形成用窓16より配線
間絶縁膜14にエッチングし、第１層配線4,4間に空隙17
を形成する。次に第２図（チ）に示すように、CVD法に
より第２層間絶縁膜７となる酸化膜を堆積し、オーバー
ハングを利用して第１層間絶縁膜６に開口した空洞形成
用窓16を塞ぐことにより空洞10を形成する。次に、第２
図（リ）に示すように、写真食刻法により、スルーホー
ル８を所定の位置に開口し、さらにアルミをスパッタ法
により堆積し、写真食刻法により第２層配線５を形成す
る。最後にCVD法により、カバー絶縁膜11となる絶縁膜
を堆積し、ボンディングパッド部12にボンディング用の
窓13を開口し全工程を終了する。
製造される。すなわち、第２図（イ）に示すように、コ
ンタクトホール３開口済の半導体基板１にスパッタ法に
よりアルミを蓄積させ、写真食刻法により第１層配線４
を形成する。次に第２図（ロ）に示すように、CVD法に
より側壁絶縁膜形成用絶縁膜９となる酸化膜を堆積した
後、この側壁絶縁膜形成用絶縁膜15を異方性ドライエッ
チングにより表面を全面エッチングし、第２図（ハ）に
示すように側壁絶縁膜９を形成する。次に第２図（ニ）
に示すように、全面にシリカをスピンオン法により塗布
およびベーキングを行い、配線間絶縁膜14を形成する。
それから第２図（ホ）に示すように、配線間絶縁膜14と
側壁絶縁膜との選択比が十分に取られた異方性ドライエ
ッチングにより、配線間絶縁膜14の膜厚Ｂが、側壁絶縁
膜９の寸法Ａの3/4程度下方になるまでエッチングを行
う。次に、第２図（ヘ）に示すように、CVD方により第
１層間絶縁膜６となる酸化膜を堆積後、その第１層間絶
縁膜６に、フォトレジスト18を塗布し、写真食刻法によ
り配線間絶縁膜14に達する空洞形成用窓16を異方性ドラ
イエッチングにより開口し、その後、第２図（ト）に示
すように、ウェットエッチにて空洞形成用窓16より配線
間絶縁膜14にエッチングし、第１層配線4,4間に空隙17
を形成する。次に第２図（チ）に示すように、CVD法に
より第２層間絶縁膜７となる酸化膜を堆積し、オーバー
ハングを利用して第１層間絶縁膜６に開口した空洞形成
用窓16を塞ぐことにより空洞10を形成する。次に、第２
図（リ）に示すように、写真食刻法により、スルーホー
ル８を所定の位置に開口し、さらにアルミをスパッタ法
により堆積し、写真食刻法により第２層配線５を形成す
る。最後にCVD法により、カバー絶縁膜11となる絶縁膜
を堆積し、ボンディングパッド部12にボンディング用の
窓13を開口し全工程を終了する。
上記製造方法にすれば、素子が形成された半導体基板
１上の所定の第１層配線4,4間に、確実に空洞を形成す
ることができる。
１上の所定の第１層配線4,4間に、確実に空洞を形成す
ることができる。
また、本発明は第１層配線4,4間の空洞形成について
説明したが、同様の工程を第２層配線以上に適用するこ
とで、所定の第２層配線間に空洞を形成できるものであ
る。
説明したが、同様の工程を第２層配線以上に適用するこ
とで、所定の第２層配線間に空洞を形成できるものであ
る。
発明の効果 以上の説明から明らかなように、本発明の製造方法に
よれば、配線間絶縁膜内に確実に空洞を形成でき、素子
および回路の高速動作時に問題となる配線間容量を、配
線間絶縁膜内に形成された空洞により低減した半導体装
置を提供できるといった効果を奏する。
よれば、配線間絶縁膜内に確実に空洞を形成でき、素子
および回路の高速動作時に問題となる配線間容量を、配
線間絶縁膜内に形成された空洞により低減した半導体装
置を提供できるといった効果を奏する。
第１図は本発明の半導体装置の一実施例にかかる概略断
面図、第２図（イ）〜（リ）は本発明の一実施例にかか
る半導体装置の製造方法を順を追って説明する概略断面
図、第３図は従来の半導体装置の概略断面図である。 １……半導体基板、 ２……基板保護用絶縁膜、 ３……コンタクトホール、 ４……第１層配線、 ５……第２層配線、 ６……第１層間絶縁膜、 ７……第２層間絶縁膜、 ８……スルーホール、 ９……側壁絶縁膜、 10……空洞、 11……カバー絶縁膜、 12……ボンディングパッド、 13……ボンディングパッド用窓、 14……配線間絶縁膜、 15……側壁絶縁膜形成用絶縁膜、 16……空洞形成用窓、 17……空隙、 18……レジスト、 19……平坦化用絶縁膜。
面図、第２図（イ）〜（リ）は本発明の一実施例にかか
る半導体装置の製造方法を順を追って説明する概略断面
図、第３図は従来の半導体装置の概略断面図である。 １……半導体基板、 ２……基板保護用絶縁膜、 ３……コンタクトホール、 ４……第１層配線、 ５……第２層配線、 ６……第１層間絶縁膜、 ７……第２層間絶縁膜、 ８……スルーホール、 ９……側壁絶縁膜、 10……空洞、 11……カバー絶縁膜、 12……ボンディングパッド、 13……ボンディングパッド用窓、 14……配線間絶縁膜、 15……側壁絶縁膜形成用絶縁膜、 16……空洞形成用窓、 17……空隙、 18……レジスト、 19……平坦化用絶縁膜。
Claims (1)
- 【請求項１】素子及び配線が形成された半導体基板にお
いて、配線に側壁絶縁膜を形成するととともに、この側
壁絶縁膜よりエッチレートの大きい絶縁膜で配線間を埋
め込む工程と、 上記エッチレートの大きい絶縁膜を埋め込んだあと、さ
らに前記のエッチレートの大きい絶縁膜よりエッチレー
トの小さい絶縁膜を積層後、前記エッチレートの大きい
絶縁膜に達する窓を開け、エッチングにより前記エッチ
レートの大きい絶縁膜を除去して、埋め込み部分に空隙
を形成する空隙形成工程と、 さらに絶縁膜を積層して、上記窓を塞ぐことにより、配
線間の絶縁膜内に空洞を形成する空洞形成工程を含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33988990A JP2960538B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33988990A JP2960538B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207055A JPH04207055A (ja) | 1992-07-29 |
| JP2960538B2 true JP2960538B2 (ja) | 1999-10-06 |
Family
ID=18331769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33988990A Expired - Fee Related JP2960538B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960538B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2809131B2 (ja) * | 1995-05-11 | 1998-10-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3085231B2 (ja) * | 1997-02-20 | 2000-09-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2962272B2 (ja) * | 1997-04-18 | 1999-10-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3102382B2 (ja) | 1997-05-30 | 2000-10-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6380607B2 (en) * | 1997-12-31 | 2002-04-30 | Lg Semicon Co., Ltd. | Semiconductor device and method for reducing parasitic capacitance between data lines |
| JP3328931B2 (ja) | 1999-02-05 | 2002-09-30 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3998609B2 (ja) | 2003-07-28 | 2007-10-31 | 株式会社東芝 | 絶縁構造体、半導体装置、及び半導体装置の製造方法 |
| US7629225B2 (en) * | 2005-06-13 | 2009-12-08 | Infineon Technologies Ag | Methods of manufacturing semiconductor devices and structures thereof |
-
1990
- 1990-11-30 JP JP33988990A patent/JP2960538B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04207055A (ja) | 1992-07-29 |
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