JPH0321024A - 多層配線構造及びその層間膜加工方法 - Google Patents
多層配線構造及びその層間膜加工方法Info
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- JPH0321024A JPH0321024A JP15459289A JP15459289A JPH0321024A JP H0321024 A JPH0321024 A JP H0321024A JP 15459289 A JP15459289 A JP 15459289A JP 15459289 A JP15459289 A JP 15459289A JP H0321024 A JPH0321024 A JP H0321024A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置における多層配線構造及びその層間
膜の加工方法に関するものであり、主として層間絶縁膜
の透孔(コンタクトホール,スルーホール)′Jk介し
て配線形成を行うにあたって上部配線のカパレージ低下
を防ぐために透孔な階段状に加工する技術を対象とする
。
膜の加工方法に関するものであり、主として層間絶縁膜
の透孔(コンタクトホール,スルーホール)′Jk介し
て配線形成を行うにあたって上部配線のカパレージ低下
を防ぐために透孔な階段状に加工する技術を対象とする
。
半導体装置の高集積化,多層配線化にしたがって、眉間
で配線を接続するためのパイアホール(透孔部)は微細
化し,アスペクト比(孔の深さ/孔の口径)が1以上の
高い値のものとなる傾向にあり、このような孔へ配線材
料を埋め込んだ場合に配線の一郁が薄くなって断線不良
となり、あるいは表面段差が生じるなどの問題が生じて
いる。
で配線を接続するためのパイアホール(透孔部)は微細
化し,アスペクト比(孔の深さ/孔の口径)が1以上の
高い値のものとなる傾向にあり、このような孔へ配線材
料を埋め込んだ場合に配線の一郁が薄くなって断線不良
となり、あるいは表面段差が生じるなどの問題が生じて
いる。
かかるパイアホールへの配線材料埋め込み技術について
は、例えばプレスジャーナル社月刊セミコンダクタワー
ルド1987年10月号pss〜93に記載されている
ように、選択W−CVD法(ウエット・ドライ加工混用
加工)があるが詳細については不明である。
は、例えばプレスジャーナル社月刊セミコンダクタワー
ルド1987年10月号pss〜93に記載されている
ように、選択W−CVD法(ウエット・ドライ加工混用
加工)があるが詳細については不明である。
上記したウエット・ドライ加工技術では微細化への対応
が限界があり、たとえば加工された縦に深い透孔内にス
パッタによりA[を埋め込んだ場合に、第2図に示すよ
うにAlの被覆率(孔の側面におげるAA’の厚さ/孔
の周辺上におげるA[の厚さ)が小さくなるカバレージ
低下の現象な生じ、配線の導通性,信頼性の低下につな
がることになった。
が限界があり、たとえば加工された縦に深い透孔内にス
パッタによりA[を埋め込んだ場合に、第2図に示すよ
うにAlの被覆率(孔の側面におげるAA’の厚さ/孔
の周辺上におげるA[の厚さ)が小さくなるカバレージ
低下の現象な生じ、配線の導通性,信頼性の低下につな
がることになった。
本発明は上記した問題を解決するためになされたもので
、その目的とするところは、微細パイアホールであって
もカバレージを低下させることなく、導通も充分にとる
ことができ、信頼度を高めることのできる絶縁被膜への
孔加工技術の提供にある。
、その目的とするところは、微細パイアホールであって
もカバレージを低下させることなく、導通も充分にとる
ことができ、信頼度を高めることのできる絶縁被膜への
孔加工技術の提供にある。
微細パイアホールにお(・て埋め込んだ電極(配線)材
料のカバレージな向上させる手段として、パイアホール
自体を準テーバ状に加工することが考えられるが、この
ようなテーバ状加工により孔の平面形状が広がり、集積
効果を損うことになり、又、テーパ状孔に電極材料をス
バッタ等により埋め込む際に、テーバ形成スパッタによ
り削られた眉間絶縁膜の一部がパイアホール底部を埋め
込み,導通な阻害するおそれがある。そこで本発明では
パイアホールを階段状に形成することにより上記問題を
解決するものである。
料のカバレージな向上させる手段として、パイアホール
自体を準テーバ状に加工することが考えられるが、この
ようなテーバ状加工により孔の平面形状が広がり、集積
効果を損うことになり、又、テーパ状孔に電極材料をス
バッタ等により埋め込む際に、テーバ形成スパッタによ
り削られた眉間絶縁膜の一部がパイアホール底部を埋め
込み,導通な阻害するおそれがある。そこで本発明では
パイアホールを階段状に形成することにより上記問題を
解決するものである。
本発明においては、絶縁被膜に階段状の孔をあげる方法
として上記絶縁被膜を第1の被膜とし、この第1の被膜
の上に材質をそれぞれ異にする第2の被膜および第3の
被膜を積層し、上側の第3の被膜に小口径の透孔なあげ
,この透孔な通して第2の被膜に大口径の孔をあけ、次
いで第3の被膜をマスクパターンとして第1の被膜の中
途の深さまで小口径の孔をあけた後、第3の被膜を取り
去り、第2の被膜の大口径パターンの孔と第1の被膜の
小口径パターンの孔を利用することにより、第1の被膜
に大口径および小口径からなる階段状の孔をあけること
を特徴とするものである。
として上記絶縁被膜を第1の被膜とし、この第1の被膜
の上に材質をそれぞれ異にする第2の被膜および第3の
被膜を積層し、上側の第3の被膜に小口径の透孔なあげ
,この透孔な通して第2の被膜に大口径の孔をあけ、次
いで第3の被膜をマスクパターンとして第1の被膜の中
途の深さまで小口径の孔をあけた後、第3の被膜を取り
去り、第2の被膜の大口径パターンの孔と第1の被膜の
小口径パターンの孔を利用することにより、第1の被膜
に大口径および小口径からなる階段状の孔をあけること
を特徴とするものである。
多層配線における層間絶縁展の微細なパイアホール(透
孔)を断面が階段状になるように形成することにより、
実効上のアスペクト比が低減され、この孔に電極材料を
埋め込んだ場合にそのカバレージが向上するとともに、
側壁の各部は垂直にきり立っていることにより、電極材
料のスパッタ時に削りとられることなく(バイアスホー
ル底部へのコンタミネーションは生じな(・)、微細な
パイアホールであっても導通が損われることがない。
孔)を断面が階段状になるように形成することにより、
実効上のアスペクト比が低減され、この孔に電極材料を
埋め込んだ場合にそのカバレージが向上するとともに、
側壁の各部は垂直にきり立っていることにより、電極材
料のスパッタ時に削りとられることなく(バイアスホー
ル底部へのコンタミネーションは生じな(・)、微細な
パイアホールであっても導通が損われることがない。
また、眉間絶縁膜の孔の加工におし・で、第2の被膜と
第3の被膜を形成して大口径と小口径のパターンをつく
ることにより、これらを利用して層間膜に階段状の微細
なパイアホールを形成することができる。
第3の被膜を形成して大口径と小口径のパターンをつく
ることにより、これらを利用して層間膜に階段状の微細
なパイアホールを形成することができる。
以下,本発明を一実施例について図面を参照して説明す
る。
る。
第1図は本発明の実施による多層配線構造を示す縦断面
図である。第2図はこれと対照して比較丁るために示し
た従来の多層配線構造を示す縦断面図である。
図である。第2図はこれと対照して比較丁るために示し
た従来の多層配線構造を示す縦断面図である。
第1図,第2図において、4は下地となる基板、たとえ
ば半導体基板(シリコン結晶、又は7リコン,エビタキ
シャル層)であって、この上に第1層配線(Alt極)
3が配設される。
ば半導体基板(シリコン結晶、又は7リコン,エビタキ
シャル層)であって、この上に第1層配線(Alt極)
3が配設される。
2は眉間絶縁膜で、この絶縁膜上に第2i配線1が第1
層配線と分離されて形成される。
層配線と分離されて形成される。
5は層間膜2にあげられた透孔(パイアホール)であっ
て、この透孔を通して第1層配線と第2層の配線とが導
通される。
て、この透孔を通して第1層配線と第2層の配線とが導
通される。
従来型の配線構造(第2図)ではパイアホール5が一つ
の垂直な壁により囲まれた縦長の孔となっており、第2
層目の電極材料をスパッタにより堆積した場合に垂直な
側壁への堆積が少なく、部でごく薄い部分が生じ、とき
には断線することになる。
の垂直な壁により囲まれた縦長の孔となっており、第2
層目の電極材料をスパッタにより堆積した場合に垂直な
側壁への堆積が少なく、部でごく薄い部分が生じ、とき
には断線することになる。
これに対し、本発明の配線構造(第1図)ではパイアホ
ールが断面で階段状に形成されることにより電極材料の
堆積が平均化され、側壁でも薄い部分が少ない。
ールが断面で階段状に形成されることにより電極材料の
堆積が平均化され、側壁でも薄い部分が少ない。
第3図(a)〜(f)は本発明の実施例において、層間
膜への階段状孔の加工方法を示す工程断面図である。
膜への階段状孔の加工方法を示す工程断面図である。
以下、各工程にそって説明する。
(a) まず、下地基板4上に第1層目配線(Al′
I1極)3を形成し、これを覆って層間絶縁膜2を形成
する。
I1極)3を形成し、これを覆って層間絶縁膜2を形成
する。
この層間膜2はたとえばP S G ( IJン・シリ
ケート・グラス)等の被膜を1μm程度の厚さにCVD
(気相・化学的堆積)法により形成したものであり、こ
の膜に配線導通のためのパイアホールがあげられること
になる。
ケート・グラス)等の被膜を1μm程度の厚さにCVD
(気相・化学的堆積)法により形成したものであり、こ
の膜に配線導通のためのパイアホールがあげられること
になる。
(b) 次に平坦化レジスト8をスピン塗布し、膜厚
約2μm程度とし、200〜230℃で3分間ホットプ
レートベークを行う。この上にさらにスピン塗布により
Sin,膜(以後SOGと呼ぶ)7を0.3〜0.5μ
mの厚さに形成し、200℃,3分ホットプレートベー
クを行う。このあと通常の写真処理工程によって小口径
の孔パターンをもつホトレジストマスク6を形成する。
約2μm程度とし、200〜230℃で3分間ホットプ
レートベークを行う。この上にさらにスピン塗布により
Sin,膜(以後SOGと呼ぶ)7を0.3〜0.5μ
mの厚さに形成し、200℃,3分ホットプレートベー
クを行う。このあと通常の写真処理工程によって小口径
の孔パターンをもつホトレジストマスク6を形成する。
(C) ホトレジストマスク6を通して平行平板ドラ
イエッチによる80G膜7のドライエッチを行い、小口
径の孔をあけ、つづいて平坦化レジスト8のドライエッ
チを行い、横方向にひろがるオーバーエッチで大口径の
孔をあげ,層間絶縁膜2が露出するまで行う。このとき
、ホトレジストマスク6も消失する。
イエッチによる80G膜7のドライエッチを行い、小口
径の孔をあけ、つづいて平坦化レジスト8のドライエッ
チを行い、横方向にひろがるオーバーエッチで大口径の
孔をあげ,層間絶縁膜2が露出するまで行う。このとき
、ホトレジストマスク6も消失する。
(d) 上記SOG膜7に開げられた小口径パターン
なマスクとして層間絶縁膜2のドライエッチな同一チャ
ンバ内でエッチ条件を変えながら連続的に行う。このと
きのドライエッチで層間絶縁膜2には、SOG膜7の小
口径パターンに対応丁る小口径の穴が層間絶縁膜の底部
に達しない程度の深さにあげられる。
なマスクとして層間絶縁膜2のドライエッチな同一チャ
ンバ内でエッチ条件を変えながら連続的に行う。このと
きのドライエッチで層間絶縁膜2には、SOG膜7の小
口径パターンに対応丁る小口径の穴が層間絶縁膜の底部
に達しない程度の深さにあげられる。
(e) その状態でさらに層間絶縁膜のドライエッチ
を進行させることにより、小口径の孔を通して層間膜の
下層の部分はさらに深く小口径の孔が貫通丁ると同時に
、層間膜の上層の部分ではSOG膜7が消失した時点か
ら平坦化レジスト8をマスクにして大口径の孔があげら
れ、ここに階段状の孔があけられることになる。
を進行させることにより、小口径の孔を通して層間膜の
下層の部分はさらに深く小口径の孔が貫通丁ると同時に
、層間膜の上層の部分ではSOG膜7が消失した時点か
ら平坦化レジスト8をマスクにして大口径の孔があげら
れ、ここに階段状の孔があけられることになる。
(f) 最後に平坦化レジスト8を除去して工程を終
了する。上記の工程のうち、(C)の平坦化レジストの
エッチ時のオーバエソチ率によって階段状パイアホール
の段上ステップ部の寸法が決まる。この関係を第4図の
曲線図により示される。
了する。上記の工程のうち、(C)の平坦化レジストの
エッチ時のオーバエソチ率によって階段状パイアホール
の段上ステップ部の寸法が決まる。この関係を第4図の
曲線図により示される。
本実施例による結果を従来例と比較した結果が第5図に
示される。
示される。
従来方法でウエット+ドライ加工方法によりあけられた
パイアホールの抵抗値のうち、1.3μm平方を標準値
とした場合、1μm平方から抵抗値が上昇し、0.5μ
m平方では全く導通がとれなくなるのに対し、本発明に
よる階段状にパイアホールを形或すると、0.5μm平
方でも充分に導通がとれる。カバレジについても同様の
傾向があることを確認した。
パイアホールの抵抗値のうち、1.3μm平方を標準値
とした場合、1μm平方から抵抗値が上昇し、0.5μ
m平方では全く導通がとれなくなるのに対し、本発明に
よる階段状にパイアホールを形或すると、0.5μm平
方でも充分に導通がとれる。カバレジについても同様の
傾向があることを確認した。
以上説明した本発明によれば以下に記載のごとく効果が
奏される。
奏される。
現在半導体製造工程で主流となって(・る装置(ステノ
パ,平行平板ドライエッチ,ホトマックス等)、材料(
ホトレジスト,80G等)、工程(1.3μmプロセス
,64〜25 6KDRAM7イン)で1.0〜0.8
μmプロセス対応が可能となり,新規設備投資を0.5
μmプロセスまで待つことができ、量産上大きな(特に
コスト面)効果が期待できる。
パ,平行平板ドライエッチ,ホトマックス等)、材料(
ホトレジスト,80G等)、工程(1.3μmプロセス
,64〜25 6KDRAM7イン)で1.0〜0.8
μmプロセス対応が可能となり,新規設備投資を0.5
μmプロセスまで待つことができ、量産上大きな(特に
コスト面)効果が期待できる。
第1図は本発明の一実施例を示丁多層配線構造モデルの
縦断面図である。 第2図は従来例を示す多層配線構造モデルの縦断面図で
ある。 第3図(a)〜(f)は本発明の一実施例であって多層
配線構造における層間膜加工方法を示す工程断面図であ
る。 第4図は階段状透孔における階段寸法と0,ドライエッ
チの際のオーバエッチ率との関係を示す曲線図である。 第5図はパイアホール抵抗比とパイアホール寸法との関
係を示丁曲線である。 2・・・眉間絶縁膜、3・・・第1層配#(A/電極)
、4・・・下地基板(半導体)、5・・・パイアホール
(透孔)、6・・・ホトレジスト、7・・・S ioz
( S O G )、8・・・平坦化レジスト。 狸寝や対5 3 ′−\ト丘一ハは七
縦断面図である。 第2図は従来例を示す多層配線構造モデルの縦断面図で
ある。 第3図(a)〜(f)は本発明の一実施例であって多層
配線構造における層間膜加工方法を示す工程断面図であ
る。 第4図は階段状透孔における階段寸法と0,ドライエッ
チの際のオーバエッチ率との関係を示す曲線図である。 第5図はパイアホール抵抗比とパイアホール寸法との関
係を示丁曲線である。 2・・・眉間絶縁膜、3・・・第1層配#(A/電極)
、4・・・下地基板(半導体)、5・・・パイアホール
(透孔)、6・・・ホトレジスト、7・・・S ioz
( S O G )、8・・・平坦化レジスト。 狸寝や対5 3 ′−\ト丘一ハは七
Claims (1)
- 【特許請求の範囲】 1、下地基板上または基板上の第1の配線の上に絶縁膜
を介して第2の配線が形成され、上記絶縁膜の透孔を通
して第1の配線と第2の配線とを導通させる多層配線構
造であって、上記絶縁膜の透孔はその断面が階段状に形
成されていることを特徴とする多層配線構造。 2、基板上に形成された多層配線の層間絶縁膜に断面が
階段状の孔を加工する方法であって、上記層間膜を第1
の被膜としてその上にそれぞれ材質を異にする第2の被
膜及び第3の被膜を積層し、第3の被膜にあけた小口径
の透孔を通して第2の被膜に大口径の孔をあけた後、第
3の被膜をマスクパターンとして第1の被膜に一部の深
さまで小口径の孔をあけ、第3の被膜を取り去るととも
に第2の被膜の大口径パターンの孔と第1の被膜の小口
径パターンの孔を利用して第1の被膜に階段状の孔をあ
けることを特徴とする多層配線における層間膜加工方法
。 3、第2の被膜には有機物質よりなる膜を使用し、第3
の被膜には無機物質よりなる膜を使用する請求項1に記
載の多層配線における層間膜加工方法。 4、第3の被膜、第2の被膜ないし第1の被膜の加工は
ドライエッチにより行う請求項2又は3に記載の層間膜
加工方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15459289A JPH0321024A (ja) | 1989-06-19 | 1989-06-19 | 多層配線構造及びその層間膜加工方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15459289A JPH0321024A (ja) | 1989-06-19 | 1989-06-19 | 多層配線構造及びその層間膜加工方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0321024A true JPH0321024A (ja) | 1991-01-29 |
Family
ID=15587561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15459289A Pending JPH0321024A (ja) | 1989-06-19 | 1989-06-19 | 多層配線構造及びその層間膜加工方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0321024A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5729056A (en) * | 1995-12-15 | 1998-03-17 | Vanguard International Semiconductor Corporation | Low cycle time CMOS process |
US5736750A (en) * | 1993-01-18 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
JP2009218364A (ja) * | 2008-03-10 | 2009-09-24 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-06-19 JP JP15459289A patent/JPH0321024A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5736750A (en) * | 1993-01-18 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
US5891766A (en) * | 1993-01-18 | 1999-04-06 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
US6114728A (en) * | 1993-01-18 | 2000-09-05 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having a tapered top gate and a capacitor with metal oxide dielectric material |
US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
US5729056A (en) * | 1995-12-15 | 1998-03-17 | Vanguard International Semiconductor Corporation | Low cycle time CMOS process |
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