JPS63102339A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63102339A JPS63102339A JP24874686A JP24874686A JPS63102339A JP S63102339 A JPS63102339 A JP S63102339A JP 24874686 A JP24874686 A JP 24874686A JP 24874686 A JP24874686 A JP 24874686A JP S63102339 A JPS63102339 A JP S63102339A
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- JP
- Japan
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- insulating film
- interlayer insulating
- thickness
- entire surface
- oxide film
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000011229 interlayer Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 210000004907 gland Anatomy 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多層配線構造を有する半導体装置の製造方法
に関するものである。
に関するものである。
従来の技術
従来、半導体集積回路において、コンタクトホール形成
工程と配線層下地平坦化工程とを別々に行うのが一般的
である。
工程と配線層下地平坦化工程とを別々に行うのが一般的
である。
発明が解決しようとする問題点
ところが、半導体集積回路においては、スルーホールエ
ツジ部や、配線層下地絶縁膜ステップ部での配線の断線
、配線層形成時でのエッチ残り等によるショートが生じ
やすく、良好な配線を形成することが困難であった。
ツジ部や、配線層下地絶縁膜ステップ部での配線の断線
、配線層形成時でのエッチ残り等によるショートが生じ
やすく、良好な配線を形成することが困難であった。
問題点を解決するための手段
本発明は、上述の配線層のスルーホールエツジ部での断
線の可能性を小さくするテーパー形状を有するスルーホ
ール、および配線層下地絶縁膜の平坦化を同時に形成す
る方法を提供するものであり、要約すると、半導体基板
上に、絶縁膜を設けたのち、第１の配線層を所定のパタ
ーンに形成し、上記第１の配線層をおおう全域に、第１
の層間絶縁膜を、最終的に残存すべき膜厚の約２倍の厚
さで形成したのち、この第１の層間絶縁膜に対し、上記
第１の配線層に到達するスルーホールを形成し、ついで
、全域に、第２の層間絶縁膜を形成したのち、ガスプラ
ズマにより、この第２の層間絶縁膜を全面エッチし、上
記スルーホールエツジ部に上記第２の層間絶縁膜をテー
パー状に残し、引き続き、上記第１および第２の各層間
絶縁膜を約半分の厚さまで全面エッチする工程をそなえ
た半導体装置の製造方法である。
線の可能性を小さくするテーパー形状を有するスルーホ
ール、および配線層下地絶縁膜の平坦化を同時に形成す
る方法を提供するものであり、要約すると、半導体基板
上に、絶縁膜を設けたのち、第１の配線層を所定のパタ
ーンに形成し、上記第１の配線層をおおう全域に、第１
の層間絶縁膜を、最終的に残存すべき膜厚の約２倍の厚
さで形成したのち、この第１の層間絶縁膜に対し、上記
第１の配線層に到達するスルーホールを形成し、ついで
、全域に、第２の層間絶縁膜を形成したのち、ガスプラ
ズマにより、この第２の層間絶縁膜を全面エッチし、上
記スルーホールエツジ部に上記第２の層間絶縁膜をテー
パー状に残し、引き続き、上記第１および第２の各層間
絶縁膜を約半分の厚さまで全面エッチする工程をそなえ
た半導体装置の製造方法である。
作用
このような本発明の構成により、スルーホールエツジ部
がテーパー形状に形成でき、また配線層下地絶縁膜ステ
ップ部での急峻な断差を回避し、平坦度の向上ができ配
線抵抗の増加、断線を防止できる。
がテーパー形状に形成でき、また配線層下地絶縁膜ステ
ップ部での急峻な断差を回避し、平坦度の向上ができ配
線抵抗の増加、断線を防止できる。
実施例
本発明の実施例を、第１アルミ配線層上の層間絶縁膜に
スルーホールを形成し、この上に第２アルミ配線層を形
成する二層アルミ配線形成を例にして、第１図の断面図
および第２図ａ −ｆの工程順断面図により、以下に説
明する。まず第２図ａに示すように半導体基板１上に、
絶縁膜２をＣＶＤ法により形成したのち、第１のアルミ
配線層３を所定のパターンに形成し、続いて第１の層間
絶縁膜として酸化膜４をプラズマＣＶＤ法により、たと
えば、１．５μｍの厚さに形成する。次に、第２図すに
示すように、ホトリソグラフィ一工程により、スルーホ
ール形成用ホトレジストマスク５を形成したのち、ＣＨ
Ｆ３ガスプラズマにより、上記酸化膜４を異方性エッチ
し、第１のスルーホール６を形成する。上記ホトレジス
トマスク５を除去したのち、第２図Ｃに示すように、第
２の居間絶縁膜として酸化膜７を、再びプラズマＣＶＤ
法により、約０．５μｍ全面に形成する。続いて、再び
ＣＨＦ３ガスプラズマにより、上記酸化膜７を約０．５
μｍの厚みだけ全面エッチし、第２図ｄのように、上記
スルーホール６のエツジ部と上記第１の層間酸化膜４の
ステップ部に第２の層間絶縁膜の酸化膜７を残す。さら
に続けて、ＣＨＦ３ガスプラズマで第１の層間酸化膜４
が約０．８μｍの厚さで残るように、全面エッチし、第
２図ｅのように、第２の層間絶縁膜の酸化膜７が上記ス
ルーホール６のエツジ部にのみ残るようにする。そして
、最終的には、第２図ｆに示すように、第２アルミ配線
層１０を形成し、ホトレジストマスク１１を形成して、
この第２アルミ配線層１０をパターニングする。こうし
て完成したものが第１図の半導体装置である。上記例で
は二層のアルミ配線の場合について示したが、多結晶シ
リコン多層配線、高融点金属多層配線さらには、それら
の複合による多層配線についても同様に形成できる。
スルーホールを形成し、この上に第２アルミ配線層を形
成する二層アルミ配線形成を例にして、第１図の断面図
および第２図ａ −ｆの工程順断面図により、以下に説
明する。まず第２図ａに示すように半導体基板１上に、
絶縁膜２をＣＶＤ法により形成したのち、第１のアルミ
配線層３を所定のパターンに形成し、続いて第１の層間
絶縁膜として酸化膜４をプラズマＣＶＤ法により、たと
えば、１．５μｍの厚さに形成する。次に、第２図すに
示すように、ホトリソグラフィ一工程により、スルーホ
ール形成用ホトレジストマスク５を形成したのち、ＣＨ
Ｆ３ガスプラズマにより、上記酸化膜４を異方性エッチ
し、第１のスルーホール６を形成する。上記ホトレジス
トマスク５を除去したのち、第２図Ｃに示すように、第
２の居間絶縁膜として酸化膜７を、再びプラズマＣＶＤ
法により、約０．５μｍ全面に形成する。続いて、再び
ＣＨＦ３ガスプラズマにより、上記酸化膜７を約０．５
μｍの厚みだけ全面エッチし、第２図ｄのように、上記
スルーホール６のエツジ部と上記第１の層間酸化膜４の
ステップ部に第２の層間絶縁膜の酸化膜７を残す。さら
に続けて、ＣＨＦ３ガスプラズマで第１の層間酸化膜４
が約０．８μｍの厚さで残るように、全面エッチし、第
２図ｅのように、第２の層間絶縁膜の酸化膜７が上記ス
ルーホール６のエツジ部にのみ残るようにする。そして
、最終的には、第２図ｆに示すように、第２アルミ配線
層１０を形成し、ホトレジストマスク１１を形成して、
この第２アルミ配線層１０をパターニングする。こうし
て完成したものが第１図の半導体装置である。上記例で
は二層のアルミ配線の場合について示したが、多結晶シ
リコン多層配線、高融点金属多層配線さらには、それら
の複合による多層配線についても同様に形成できる。
発明の効果
本発明の方法によれば、スルーホール部がテーパー状に
形成でき、また層間絶縁膜のステップ部もテーパー状に
形成できるので、平坦度の向上ができ、配線のスルーホ
ールエツジ部での配線抵抗の増加、断線等を防止し、配
線平坦度の向上により配線信頼性向上を図ることが可能
となり、半導体装置の品質を著しく高める効果がある。
形成でき、また層間絶縁膜のステップ部もテーパー状に
形成できるので、平坦度の向上ができ、配線のスルーホ
ールエツジ部での配線抵抗の増加、断線等を防止し、配
線平坦度の向上により配線信頼性向上を図ることが可能
となり、半導体装置の品質を著しく高める効果がある。
第１図は本発明実施例の方法によって得られた半導体装
置の断面図、第２図ａ−ｆは本発明の半導体装置の製造
方法を示す工程順断面図である。 １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・第１アルミ配線層、４・・・・・・第１層
間酸化膜、５・・・・・・ホトレジストマスク、６・・
・・・・スルーホール、７・・・・・・第２層間酸化膜
、１ｏ・・・・・・第２アルミ配線層。 代理人の氏名 弁理士 中尾敏男 はか１名／−ｍ−シ
ソコン１（劣（ ？−屑間氾縁腺 ３−一一第１アルミ百酎泉１ ４−第１層間酸化腺 ６−ホドレジストマスク ６−−−スルーホール ７−第Ｚ漕関酸化膜 １０−−第２アルミ西巴閂し曾 第１図
置の断面図、第２図ａ−ｆは本発明の半導体装置の製造
方法を示す工程順断面図である。 １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・第１アルミ配線層、４・・・・・・第１層
間酸化膜、５・・・・・・ホトレジストマスク、６・・
・・・・スルーホール、７・・・・・・第２層間酸化膜
、１ｏ・・・・・・第２アルミ配線層。 代理人の氏名 弁理士 中尾敏男 はか１名／−ｍ−シ
ソコン１（劣（ ？−屑間氾縁腺 ３−一一第１アルミ百酎泉１ ４−第１層間酸化腺 ６−ホドレジストマスク ６−−−スルーホール ７−第Ｚ漕関酸化膜 １０−−第２アルミ西巴閂し曾 第１図
Claims (1)
- 半導体基板上に、絶縁膜を形成したのち、第１の配線層
を所定のパターンに形成し、上記第１の配線層をおおう
全域に、第１の層間絶縁膜を、最終的に残存すべき膜厚
の約２倍の厚さで形成したのち、この第１の層間絶縁膜
に対し、上記第１の配線層に到達するスルーホールを形
成し、ついで、全域に第２の層間絶縁膜を形成したのち
、ガスプラズマにより、この第２の層間絶縁膜を全面エ
ッチし、上記スルーホールエッジ部に上記第２の層間絶
縁膜をテーパ状に残し、引き続き、上記第１および第２
の各層間絶縁膜を約半分の厚さまで全面エッチする工程
をそなえた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24874686A JPS63102339A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24874686A JPS63102339A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102339A true JPS63102339A (ja) | 1988-05-07 |
Family
ID=17182750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24874686A Pending JPS63102339A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113548A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1986
- 1986-10-20 JP JP24874686A patent/JPS63102339A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113548A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | 半導体装置 |
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