JPS63240045A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63240045A JPS63240045A JP7462087A JP7462087A JPS63240045A JP S63240045 A JPS63240045 A JP S63240045A JP 7462087 A JP7462087 A JP 7462087A JP 7462087 A JP7462087 A JP 7462087A JP S63240045 A JPS63240045 A JP S63240045A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 16
- 229910052782 aluminium Inorganic materials 0.000 abstract description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 20
- 239000000758 substrate Substances 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract 5
- 238000007493 shaping process Methods 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 231100000989 no adverse effect Toxicity 0.000 abstract 1
- 238000000034 method Methods 0.000 description 17
- 238000009413 insulation Methods 0.000 description 8
- 239000003960 organic solvent Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数の配線層を有する半導体装置に関する。
従来の技術
半導体装置の高密度化・高集積化に伴い、配線を絶縁膜
によって分離し複数の層に分ける多層配線構造が用いら
れている。多層配線構造を形成するにあたり、下層の配
線層を絶縁膜で覆った後の表面形状が平坦でないと、フ
ォト工程において微細パターンを形成できない、あるい
は上層の配線が断線または短絡する等の問題が生じる。
によって分離し複数の層に分ける多層配線構造が用いら
れている。多層配線構造を形成するにあたり、下層の配
線層を絶縁膜で覆った後の表面形状が平坦でないと、フ
ォト工程において微細パターンを形成できない、あるい
は上層の配線が断線または短絡する等の問題が生じる。
そこで、絶縁膜の表面平坦化方法としてエッチバック法
等の手段が用いられる。その際、配線と配線との間隔が
狭い部分と広い部分が共に存在すると、完全に平坦にす
ることができず広い間隔の部分に段差を生ずるため、第
5図に示すように配線には不必要なダミーパターン3を
形成して配線間の溝の幅を一定にする方法が用いられる
。従来では、前記ダミーパターンを形成する方法として
、第6図に示すように配線用のフォトレチクル上にダミ
ーパターンを組み入れておき、アルミ配線7を形成する
と同時に配線と等しい材料で配線7間に1つのアルミダ
ミーパターン3を形成する方法や、配線後に絶縁物を基
板上全面に形成した後、フォト工程を用いたパターン出
しによってダミーパターンを形成する方法等が用いられ
た。
等の手段が用いられる。その際、配線と配線との間隔が
狭い部分と広い部分が共に存在すると、完全に平坦にす
ることができず広い間隔の部分に段差を生ずるため、第
5図に示すように配線には不必要なダミーパターン3を
形成して配線間の溝の幅を一定にする方法が用いられる
。従来では、前記ダミーパターンを形成する方法として
、第6図に示すように配線用のフォトレチクル上にダミ
ーパターンを組み入れておき、アルミ配線7を形成する
と同時に配線と等しい材料で配線7間に1つのアルミダ
ミーパターン3を形成する方法や、配線後に絶縁物を基
板上全面に形成した後、フォト工程を用いたパターン出
しによってダミーパターンを形成する方法等が用いられ
た。
上記の方法を用いることにより、第6図に示すような半
導体基板1上に配線し、さらにその上に絶縁膜4を表面
をほぼ平坦に形成することができた。
導体基板1上に配線し、さらにその上に絶縁膜4を表面
をほぼ平坦に形成することができた。
発明が解決しようとする問題点
しかしながら、従来の方法では、絶縁物でダミーパター
ンを形成すると工程に要する時間が増す、あるいはフォ
ト工程において配線パターンとダミーパターンの間にず
れを生じ配線間の溝の幅が不均一になるという問題があ
った。また、配線と等しい材料で配線形成と同時にダミ
ーパターンを形成すると、ダミーパターン自身が導電性
のため、配線間の絶縁性が低下するという問題が存在し
た。
ンを形成すると工程に要する時間が増す、あるいはフォ
ト工程において配線パターンとダミーパターンの間にず
れを生じ配線間の溝の幅が不均一になるという問題があ
った。また、配線と等しい材料で配線形成と同時にダミ
ーパターンを形成すると、ダミーパターン自身が導電性
のため、配線間の絶縁性が低下するという問題が存在し
た。
さらに、第6図に示すように、バイアススパッタ法等を
用いてS 102膜等の絶縁膜4を配線7及びダミーパ
ターン3上に形成した場合に、幅の広いパターン上では
凸部8が形成され平坦化が行なわれない等の問題があっ
た。
用いてS 102膜等の絶縁膜4を配線7及びダミーパ
ターン3上に形成した場合に、幅の広いパターン上では
凸部8が形成され平坦化が行なわれない等の問題があっ
た。
本発明は、上記問題点を解決すべく、配線材料と等しい
材料で形成されたダミーパターンを形成し、かつこのダ
ミーパターンの一部分が分離したあるいは複数の線に分
かれた構造を有するようにして、配線間の絶縁性を損な
わず、かつ工程数を増すことなく製造でき、配線上に形
成した絶縁膜の表面が平坦で信頼性の高い多層配線構造
を有する半導体装置である。
材料で形成されたダミーパターンを形成し、かつこのダ
ミーパターンの一部分が分離したあるいは複数の線に分
かれた構造を有するようにして、配線間の絶縁性を損な
わず、かつ工程数を増すことなく製造でき、配線上に形
成した絶縁膜の表面が平坦で信頼性の高い多層配線構造
を有する半導体装置である。
問題点を解決するための手段
本発明は上記問題点を解決するため、配線材料と等しい
材料で形成したダミーパターンを有し、かつこのダミー
パターンの一部分が分離しているあるいは複数の線に分
かれた構造を半導体装置に取り入れるものである。
材料で形成したダミーパターンを有し、かつこのダミー
パターンの一部分が分離しているあるいは複数の線に分
かれた構造を半導体装置に取り入れるものである。
作 用
ダミーパターンを配線材料と等しい材料で形成すること
により、配線のためのフォートレチクル作製時にパター
ンを取り入れておく作業が増すのみで、半導体装置の製
造時のダミーパターン用材料の形成工程、フォト工程、
エツチングによるパターン形成工程、洗浄工程等が省略
でき、配線と同時に形成できる。さらに、ダミーパター
ンを複数の線に分かれた構造とするあるいは一部分を分
離することにより、ダミーパターンの幅が細る。
により、配線のためのフォートレチクル作製時にパター
ンを取り入れておく作業が増すのみで、半導体装置の製
造時のダミーパターン用材料の形成工程、フォト工程、
エツチングによるパターン形成工程、洗浄工程等が省略
でき、配線と同時に形成できる。さらに、ダミーパター
ンを複数の線に分かれた構造とするあるいは一部分を分
離することにより、ダミーパターンの幅が細る。
そのため、たとえばバイアススパッタによシ形成した絶
縁膜は太いパターンの上部では長時間堆積しないと凸部
が残る°という問題や、有機溶剤等を塗布する工程を含
む平坦化等では、幅の狭いパターン上と広いパターン上
では絶縁膜やレジスト等の形成される厚さが異なり平坦
化に影響を与えるという問題を防ぐことができる。
縁膜は太いパターンの上部では長時間堆積しないと凸部
が残る°という問題や、有機溶剤等を塗布する工程を含
む平坦化等では、幅の狭いパターン上と広いパターン上
では絶縁膜やレジスト等の形成される厚さが異なり平坦
化に影響を与えるという問題を防ぐことができる。
さらに、配線と配線の間の絶縁性は、従来の導伝性のダ
ミーパターンでは、ダミーパターンの両側の溝内に形成
される絶縁膜のみによって保たれていたが、本発明では
、ダミーパターン内(相互の間)に生じる溝内に形成さ
れる絶縁膜の絶縁効果も加わることにより高い絶縁性が
容易に保たれる。
ミーパターンでは、ダミーパターンの両側の溝内に形成
される絶縁膜のみによって保たれていたが、本発明では
、ダミーパターン内(相互の間)に生じる溝内に形成さ
れる絶縁膜の絶縁効果も加わることにより高い絶縁性が
容易に保たれる。
実施例
以下に図面を用いて本発明の実施例を示す。
(実施例1)
半導体基板上にアルミニウムにより第1層配線、ダミー
パターン及び第2層配線を形成した場合の断面図を第1
図に示す。半導体基板1上に第1層アルミ配線2とアル
ミダミーパターン3a、3bを同時に形成する。次にS
iO□膜4を絶縁膜として形成し、平坦化した後第2層
アルミ配線6を形成する。
パターン及び第2層配線を形成した場合の断面図を第1
図に示す。半導体基板1上に第1層アルミ配線2とアル
ミダミーパターン3a、3bを同時に形成する。次にS
iO□膜4を絶縁膜として形成し、平坦化した後第2層
アルミ配線6を形成する。
本実施例において、アルミダミーパターン3a。
3bは図に示す断面では分離部6により分離されており
、他の場所で結合していなければ、両端の配線間の絶縁
性は、配線と隣接するダミーパターン間の絶縁膜に加え
て、分離部6の絶縁膜によっても高められる。また、こ
のように分離部6が存在しても配線との間の溝と同様に
扱えるので5z024の表面平坦化には悪影響を与えな
い。
、他の場所で結合していなければ、両端の配線間の絶縁
性は、配線と隣接するダミーパターン間の絶縁膜に加え
て、分離部6の絶縁膜によっても高められる。また、こ
のように分離部6が存在しても配線との間の溝と同様に
扱えるので5z024の表面平坦化には悪影響を与えな
い。
なお、本実施例では配線材料としてアルミニウムを用い
第1層配線にダミーパターンを用いた例を示したが、他
の配線材料やよシ上層の配線においても同様に用いるこ
とができる。
第1層配線にダミーパターンを用いた例を示したが、他
の配線材料やよシ上層の配線においても同様に用いるこ
とができる。
本実施例の第1層配線及びダミーパターン形成後の上面
図を第2図に示す。アルミダミーパターン3は図のよう
に接続されておらず、配線間の絶縁性はダミーパターン
を用いない場合と大きく変らない。
図を第2図に示す。アルミダミーパターン3は図のよう
に接続されておらず、配線間の絶縁性はダミーパターン
を用いない場合と大きく変らない。
(実施例2)
第3図に、本発明の第2実施例を示す。
トランジスタ及び下層の配線を含む半導体基板1上にア
ルミ配線7と同時にアルミダミーパターン3a、3bを
形成しだ後SiO3膜4を形成し平坦化し、この図の後
の工程でより上層の配線を行う。本実施例では、アルミ
ダミーパターン3a。
ルミ配線7と同時にアルミダミーパターン3a、3bを
形成しだ後SiO3膜4を形成し平坦化し、この図の後
の工程でより上層の配線を行う。本実施例では、アルミ
ダミーパターン3a。
3bの各々の線の幅を統一する。このことにより第6図
に示した従来例のようにパターンの幅の差による平坦化
のばらつきを防ぐことができる。
に示した従来例のようにパターンの幅の差による平坦化
のばらつきを防ぐことができる。
(実施例3)
第4図に本発明の第3実施例を説明する断面図を示す。
半導体基板1上に第1層あるいはより上層のポリSi
配線10と同時にポリS1 ダミーパターン11a、1
1b、11cを形成する。この際、分離部6及び配線と
ダミーパターンとの間隔の幅が等しくなるようにする。
配線10と同時にポリS1 ダミーパターン11a、1
1b、11cを形成する。この際、分離部6及び配線と
ダミーパターンとの間隔の幅が等しくなるようにする。
その後、5102g 4を形成する。
有機溶剤の塗布等を用いる絶縁膜を用いた場合には、第
7図に示すように配線7とダミーパターン3との間隔や
分離部6の幅が一定でないと、有機溶剤の溝内への入り
方の違いにより広い溝の部分に凹部9を生じる。そこで
、本実施例のように溝の幅を一定にすることにより、平
坦な形状を得ることができる。
7図に示すように配線7とダミーパターン3との間隔や
分離部6の幅が一定でないと、有機溶剤の溝内への入り
方の違いにより広い溝の部分に凹部9を生じる。そこで
、本実施例のように溝の幅を一定にすることにより、平
坦な形状を得ることができる。
また、絶縁膜4を形成する際、溝の埋まりぐあいも各溝
とも同様に進みばらつきを生じないので、任意の形状で
停止した後次工程に進むこともできる0 発明の効果 本発明は以上述べたように、配線間の絶縁性を損なわず
、かつ工程数を増すことなく製造でき、配線上に形成し
た絶縁膜の表面が平坦で信頼性の高い多層配線構造を有
する半導体装置である。
とも同様に進みばらつきを生じないので、任意の形状で
停止した後次工程に進むこともできる0 発明の効果 本発明は以上述べたように、配線間の絶縁性を損なわず
、かつ工程数を増すことなく製造でき、配線上に形成し
た絶縁膜の表面が平坦で信頼性の高い多層配線構造を有
する半導体装置である。
第1図は本発明の第1実施例の半導体装置の構造を示す
断面図、第2図は同実施例における配線形状を示す上面
図、第3図は本発明の第2実施例装置の構造を示す断面
図、第4図は本発明の第3実施例装置の構造を示す断面
図、第6図は従来のダミーパターンの形状を示す断面図
、第6図は広いダミーパターンを用いた場合の平坦化後
の形状を示す断面図、第7図は広い溝を有するパターン
上の絶縁膜の平坦化後の形状を示す断面図である。 1・・・・・・半導体基板、2・・・・・・第1層アル
ミ配線、3a、3b・・・・・・アルミダミーパターン
、4・・・・・・S 102膜、6・・・・・・分離部
、7・・・・・・アルミ配線、8・・・・・・凸部、9
・・・・・・凹部、1o・・・・・・ポリSi 配線、
11a、11b、11C・・・・・・ポリsiダミーパ
ターン0 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1
°−′+鼻体幕板 2−パ 名l屡アルミ配嬢 3α −−アルミシミーlぐターン 第 1 図 4・・−5i0□
膜5 ・−嘉2層ア、べ/ミ酉己橡 s6−゛分を別 第2図 63b 3oL l−参疎体基我 3tL−アルミグミ−パターン 7・・−アルミ配線 10 − ズリS1配轢 第 4 図 n −ボッS1ダミー
パターン乙 /I−
手1体幕板 第7図 6−分霞邪乙 l
断面図、第2図は同実施例における配線形状を示す上面
図、第3図は本発明の第2実施例装置の構造を示す断面
図、第4図は本発明の第3実施例装置の構造を示す断面
図、第6図は従来のダミーパターンの形状を示す断面図
、第6図は広いダミーパターンを用いた場合の平坦化後
の形状を示す断面図、第7図は広い溝を有するパターン
上の絶縁膜の平坦化後の形状を示す断面図である。 1・・・・・・半導体基板、2・・・・・・第1層アル
ミ配線、3a、3b・・・・・・アルミダミーパターン
、4・・・・・・S 102膜、6・・・・・・分離部
、7・・・・・・アルミ配線、8・・・・・・凸部、9
・・・・・・凹部、1o・・・・・・ポリSi 配線、
11a、11b、11C・・・・・・ポリsiダミーパ
ターン0 代理人の氏名 弁理士 中 尾 敏 男 ほか1名1
°−′+鼻体幕板 2−パ 名l屡アルミ配嬢 3α −−アルミシミーlぐターン 第 1 図 4・・−5i0□
膜5 ・−嘉2層ア、べ/ミ酉己橡 s6−゛分を別 第2図 63b 3oL l−参疎体基我 3tL−アルミグミ−パターン 7・・−アルミ配線 10 − ズリS1配轢 第 4 図 n −ボッS1ダミー
パターン乙 /I−
手1体幕板 第7図 6−分霞邪乙 l
Claims (1)
- 複数の配線層を有し、少なくとも1つの配線層が、配線
材料と等しい材料で形成されかつ配線には不必要な冗長
パターンを含み、前記冗長パターンの一部分が分離しあ
るいは複数の線に分かれてなる半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7462087A JPS63240045A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7462087A JPS63240045A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63240045A true JPS63240045A (ja) | 1988-10-05 |
Family
ID=13552405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7462087A Pending JPS63240045A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63240045A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04155926A (ja) * | 1990-10-19 | 1992-05-28 | Nec Yamagata Ltd | 半導体装置 |
US5119170A (en) * | 1989-01-12 | 1992-06-02 | Seiko Epson Corp. | Thin film metal interconnects in integrated circuit structures to reduce circuit operation speed delay |
US5357140A (en) * | 1992-09-02 | 1994-10-18 | Nec Corporation | Semiconductor device capable of laminating a plurality of wiring layers which are more than four layers |
WO1996015552A1 (en) * | 1994-11-10 | 1996-05-23 | Intel Corporation | Forming a planar surface over a substrate by modifying the topography of the substrate |
EP0712156A3 (en) * | 1994-11-09 | 1997-11-26 | AT&T Corp. | Process for producing multilevel metallization in an integrated circuit |
WO1997047035A1 (en) * | 1996-06-05 | 1997-12-11 | Advanced Micro Devices, Inc. | Mask generation technique for producing an integrated circuit with optimal interconnect layout for achieving global planarization |
WO1998031048A1 (en) * | 1996-10-10 | 1998-07-16 | Advanced Micro Devices, Inc. | Semiconductor manufacturing without undercutting conductive lines |
US6600227B1 (en) * | 2002-01-31 | 2003-07-29 | Stmicroelectronics, Inc. | System and method for providing mechanical planarization of a sequential build up substrate for an integrated circuit package |
-
1987
- 1987-03-27 JP JP7462087A patent/JPS63240045A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5119170A (en) * | 1989-01-12 | 1992-06-02 | Seiko Epson Corp. | Thin film metal interconnects in integrated circuit structures to reduce circuit operation speed delay |
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EP1341231A2 (en) * | 2002-01-31 | 2003-09-03 | STMicroelectronics, Inc. | System and method for providing mechanical planarization of a sequential build up substrate for an integrated circuit package |
EP1341231A3 (en) * | 2002-01-31 | 2006-07-19 | STMicroelectronics, Inc. | System and method for providing mechanical planarization of a sequential build up substrate for an integrated circuit package |
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