JPS6315457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6315457A JPS6315457A JP16025186A JP16025186A JPS6315457A JP S6315457 A JPS6315457 A JP S6315457A JP 16025186 A JP16025186 A JP 16025186A JP 16025186 A JP16025186 A JP 16025186A JP S6315457 A JPS6315457 A JP S6315457A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- forming
- patterning
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title description 8
- 239000011347 resin Substances 0.000 claims abstract description 16
- 229920005989 resin Polymers 0.000 claims abstract description 16
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000009499 grossing Methods 0.000 abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000004380 ashing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001771 vacuum deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 101000715361 Streptomyces griseus Zinc carboxypeptidase Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＩＭキャパシタの製造方法の改良である。
従来技術においては、平坦化層として使用される樹脂層
の上にレジスト膜を形成してリソグラフィー法を実行し
ていたので使用済みのレジスト膜の除去工程特にアッシ
ング工程においてその下層の絶縁物層が破損することが
あったが、本発明に係るＭＩＭキャパシタの製造方法に
あっては平坦化層として使用される樹脂層の上にはＰＳ
Ｇ等絶縁層を形成することとし、使用済みのレジスト膜
の除去工程特にアッシング工程においてアッシングされ
る使用済みのレジスト膜の下層に平坦化層として使用さ
れる樹脂層が存在しないようにし、その下層にある絶縁
物層が破損することのないように改良した半導体装置の
製造方法である。
の上にレジスト膜を形成してリソグラフィー法を実行し
ていたので使用済みのレジスト膜の除去工程特にアッシ
ング工程においてその下層の絶縁物層が破損することが
あったが、本発明に係るＭＩＭキャパシタの製造方法に
あっては平坦化層として使用される樹脂層の上にはＰＳ
Ｇ等絶縁層を形成することとし、使用済みのレジスト膜
の除去工程特にアッシング工程においてアッシングされ
る使用済みのレジスト膜の下層に平坦化層として使用さ
れる樹脂層が存在しないようにし、その下層にある絶縁
物層が破損することのないように改良した半導体装置の
製造方法である。
本発明は半導体装置の製造方法に関する。特に、絶縁層
上に形成された金属層を一方の電極とし、その上に形成
された絶縁物層を誘電体層とし、さらにその上に形成さ
れた金属層を他方の電極とする、いわゆる、ＭＩＭキャ
パシタの製造歩留りと信頼性とを向上する改良に関する
。
上に形成された金属層を一方の電極とし、その上に形成
された絶縁物層を誘電体層とし、さらにその上に形成さ
れた金属層を他方の電極とする、いわゆる、ＭＩＭキャ
パシタの製造歩留りと信頼性とを向上する改良に関する
。
従来技術に係るＭＩＭキャパシタの製造工程を１図面を
参照して説明する。
参照して説明する。
第５図参照
その中に半導体装置が形成されているシリコン基板１上
に形成された二酸化シリコン等の絶縁層２上に、真空蒸
着法またはスパッタ法を使用してアルミニウム膜等を形
成した後これをキャパシタ電極の形状にパターニングし
て一方の電極（第１層金属層）３を形成する。
に形成された二酸化シリコン等の絶縁層２上に、真空蒸
着法またはスパッタ法を使用してアルミニウム膜等を形
成した後これをキャパシタ電極の形状にパターニングし
て一方の電極（第１層金属層）３を形成する。
ｉ６図参照
ＣＶＤ法を使用して、二酸化シリコン層４を７．０００
人の厚さに形成する。この工程は、２層配線を有する半
導体装置の場合は、居間絶縁層装造工程と共通に実行す
る。
人の厚さに形成する。この工程は、２層配線を有する半
導体装置の場合は、居間絶縁層装造工程と共通に実行す
る。
コントロールエツチングをなした後、ポリイミドやレジ
スト等の樹脂をスピンニートして平坦化層６を形成する
。リソグラフィー法を使用して、一方の電極（第１層金
属層）３より僅かに小さな形状の開口８を形成する。
スト等の樹脂をスピンニートして平坦化層６を形成する
。リソグラフィー法を使用して、一方の電極（第１層金
属層）３より僅かに小さな形状の開口８を形成する。
第７図参照
ＣＶＤ法を使用１，４ＰＳＧ層７を厚さ ５，０００人
に形成する。
に形成する。
真空蒸着法またはスパッタ法を使用してアルミニウム膜
等を１０．０００人の厚さに形成した後一方の電極（第
１層金属層）３の形状と同一の形状にパターニングして
他方の電極（第２層金属層）９を形成する。
等を１０．０００人の厚さに形成した後一方の電極（第
１層金属層）３の形状と同一の形状にパターニングして
他方の電極（第２層金属層）９を形成する。
以上の工程においては、二酸化シリコン層４をパターニ
ングするために使用したレジストマスクを除去する工程
において、平坦化に使用した樹脂と、その下層をなす二
酸化シリコン層２にクラックが入り、製造歩留りを低下
する欠点がある。
ングするために使用したレジストマスクを除去する工程
において、平坦化に使用した樹脂と、その下層をなす二
酸化シリコン層２にクラックが入り、製造歩留りを低下
する欠点がある。
本発明の目的は、この欠点を解消することにあり、製造
歩留りと信頼性とを向上することのできるＭＩＭキャパ
シタの製造方法を提供することにある。
歩留りと信頼性とを向上することのできるＭＩＭキャパ
シタの製造方法を提供することにある。
上記の目的を達成するために本発明が採った手段は。
第１の絶縁物層２上に第１の導電体層を形成した後、こ
の導電体層をパターニングして一方の電極３を形成し、 誘電体層４を形成し、 第２の導電体層を形成した後、この第２の導電体層をパ
ターニングして中間層５を形成し、樹脂層６等を形成し
て表面を平坦化し、第２の絶縁物層７を形成した後、こ
の第２の絶縁物層７をパターニングして電極コンタクト
窓８を形成し、 この電極コンタクト窓８上に第３の導電体層を形成した
後、この第３の導電体層をパターニングして他方の電極
９を形成して ＭＩＭキャパシタを製造することにある。
の導電体層をパターニングして一方の電極３を形成し、 誘電体層４を形成し、 第２の導電体層を形成した後、この第２の導電体層をパ
ターニングして中間層５を形成し、樹脂層６等を形成し
て表面を平坦化し、第２の絶縁物層７を形成した後、こ
の第２の絶縁物層７をパターニングして電極コンタクト
窓８を形成し、 この電極コンタクト窓８上に第３の導電体層を形成した
後、この第３の導電体層をパターニングして他方の電極
９を形成して ＭＩＭキャパシタを製造することにある。
本発明にあっては、平坦化層として使用される樹脂層の
上にレジストマスクを形成することがなく、使用済みの
レジスト膜の除去工程特にアッシング工程においてアッ
シングされる使用済みのレジスト膜の下層には、平坦化
層として使用された樹脂層が存在しないので、その下層
にある絶縁物層が破損することがなく、上記の欠点は解
消される。
上にレジストマスクを形成することがなく、使用済みの
レジスト膜の除去工程特にアッシング工程においてアッ
シングされる使用済みのレジスト膜の下層には、平坦化
層として使用された樹脂層が存在しないので、その下層
にある絶縁物層が破損することがなく、上記の欠点は解
消される。
以下、図面を参照しつ〜、本発明の一実施例に係るＭＩ
Ｍキャパシタの製造工程を説明する。
Ｍキャパシタの製造工程を説明する。
第２図参照
その中に半導体装置が形成されているシリコン基板１上
に形成された二酸化シリコン等の絶縁層ｚ上に、真空蒸
着法またはスパッタ法を使用してアルミニウム膜等を形
成した後これをキャパシタ電極の形状にパターニングし
て一方の電極（第１層金属層）３を形成する。
に形成された二酸化シリコン等の絶縁層ｚ上に、真空蒸
着法またはスパッタ法を使用してアルミニウム膜等を形
成した後これをキャパシタ電極の形状にパターニングし
て一方の電極（第１層金属層）３を形成する。
第３図参照
ＣＶＤ法を使用して二酸化シリコン層４を５．０００人
の厚さに形成する。この二酸化シリコン層４がＭＩＭキ
ャパシタの誘電体層として機能する。この工程は、２層
配線を有する半導体装置の場合は、居間絶縁層製造工程
と共通に実行する。
の厚さに形成する。この二酸化シリコン層４がＭＩＭキ
ャパシタの誘電体層として機能する。この工程は、２層
配線を有する半導体装置の場合は、居間絶縁層製造工程
と共通に実行する。
真空薄着法またはスパッタ法を使用してアルミニウム等
の層を １，０００〜３，０００人の厚さに形成した後
、一方の電極（第１層金属層）３の形状にパターニング
して中間層５を形成する。このパターニングのためにも
レジストマスクは使用されるからこのレジストマスクは
使用後除去されるが、この除去工程においては、その下
層をなす二酸化シリコン（誘電体層）４が破損しないこ
とは、実験的に確認されている。
の層を １，０００〜３，０００人の厚さに形成した後
、一方の電極（第１層金属層）３の形状にパターニング
して中間層５を形成する。このパターニングのためにも
レジストマスクは使用されるからこのレジストマスクは
使用後除去されるが、この除去工程においては、その下
層をなす二酸化シリコン（誘電体層）４が破損しないこ
とは、実験的に確認されている。
中間層５の表面にエツチングをなした後、ポリイミドや
レジスト等の樹脂をスピンコードして平坦化層６を形成
する。
レジスト等の樹脂をスピンコードして平坦化層６を形成
する。
この工程が本発明の要旨である。
第４図参照
ＣＶＤ法を使用してＰＳＧ層７を厚さ５，０００人に形
成した後、一方の電極（第１層金属層）３より僅かに小
さな形状の開口８を形成する。この工程はスルーホール
形成工程と同時になしうる。
成した後、一方の電極（第１層金属層）３より僅かに小
さな形状の開口８を形成する。この工程はスルーホール
形成工程と同時になしうる。
第１図参照
真空蒸着法またはスパッタ法を使用してアルミニウム膜
等を１０，０００人の厚さに形成した後一方の電極（第
１層金属層）３と同一の形状にパターニングして他方の
電極（第２層金属層）９を形成する。
等を１０，０００人の厚さに形成した後一方の電極（第
１層金属層）３と同一の形状にパターニングして他方の
電極（第２層金属層）９を形成する。
以上の製造工程においては、平坦化層として使用される
樹脂層の上にレジストマスクを形成することがないので
、使用済みのレジスト膜の除去工程特にアッシング工程
においてアッシングされる使用済みのレジスト膜の下層
に平坦化層として使用された樹脂層が存在せず、いづれ
の絶縁層にもクラックが入ることはなく、製造歩留りと
信頼性とは向上する。
樹脂層の上にレジストマスクを形成することがないので
、使用済みのレジスト膜の除去工程特にアッシング工程
においてアッシングされる使用済みのレジスト膜の下層
に平坦化層として使用された樹脂層が存在せず、いづれ
の絶縁層にもクラックが入ることはなく、製造歩留りと
信頼性とは向上する。
以上説明せるとおり１本発明に係るＭＩＭキャパシタの
製造方法においては、平坦化層として使用される樹脂層
の上にレジストマスクを形成することがないので、使用
済みのレジスト膜の除去工程特にアッシング工程におい
てアッシングされる使用済みのレジスト膜の下層に平坦
化層として使用された樹脂層が存在せず、いづれの絶縁
層にもクラックが入るおそれはなく、製造歩留りと信頼
性とは向上している。
製造方法においては、平坦化層として使用される樹脂層
の上にレジストマスクを形成することがないので、使用
済みのレジスト膜の除去工程特にアッシング工程におい
てアッシングされる使用済みのレジスト膜の下層に平坦
化層として使用された樹脂層が存在せず、いづれの絶縁
層にもクラックが入るおそれはなく、製造歩留りと信頼
性とは向上している。
第１図は、本発明の一実施例に係るＭＩＭキャパシタの
製造方法を実施して製造したＭＩＭキャパシタの断面図
である。 第２〜４図は、本発明の一実施例に係るＭＩＭキャパシ
タの製造方法の工程図である。 第５〜６図は、従来技術に係るＭＩＭキャパシタの製造
方法の工程図である。 第７図は、従来技術に係るＭＩＭキャパシタの製造方法
を実施して製造したＭＩＭキャパシタの断面図である。 １・・・シリコン基板、 ２１１１１・第１の絶縁物層、 ３・・・一方の電極（第１層金属層）、４・◆・誘電体
層、 ５・・・中間層、 ６・・・平坦化層。 ７・・・第２の絶縁物層ＣＰＳＧ層） ８・・・開口（電極コンタクト窓）、 ９拳・・他方の電極（第２層金属層）。 本発明 第１０ 工程図 第 ２Ｃ！Ｊ 工程図 第 ３Ｃ！！ 工程図 第４図
製造方法を実施して製造したＭＩＭキャパシタの断面図
である。 第２〜４図は、本発明の一実施例に係るＭＩＭキャパシ
タの製造方法の工程図である。 第５〜６図は、従来技術に係るＭＩＭキャパシタの製造
方法の工程図である。 第７図は、従来技術に係るＭＩＭキャパシタの製造方法
を実施して製造したＭＩＭキャパシタの断面図である。 １・・・シリコン基板、 ２１１１１・第１の絶縁物層、 ３・・・一方の電極（第１層金属層）、４・◆・誘電体
層、 ５・・・中間層、 ６・・・平坦化層。 ７・・・第２の絶縁物層ＣＰＳＧ層） ８・・・開口（電極コンタクト窓）、 ９拳・・他方の電極（第２層金属層）。 本発明 第１０ 工程図 第 ２Ｃ！Ｊ 工程図 第 ３Ｃ！！ 工程図 第４図
Claims (1)
- 【特許請求の範囲】 第１の絶縁物層（２）上に第１の導電体層を形成した後
、該導電体層をパターニングして一方の電極（３）を形
成し、 誘電体層（４）を形成し、 第２の導電体層を形成した後、該第２の導電体層をパタ
ーニングして中間層（５）を形成し、樹脂層（６）を形
成して表面を平坦化し、 第２の絶縁物層（７）を形成した後、該第２の絶縁物層
（７）をパターニングして電極コンタクト窓（８）を形
成し、 該電極コンタクト窓（８）上に第３の導電体層を形成し
た後、該第３の導電体層をパターニングして他方の電極
（９）を形成する 工程を有するＭＩＭキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16025186A JPS6315457A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16025186A JPS6315457A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315457A true JPS6315457A (ja) | 1988-01-22 |
Family
ID=15710962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16025186A Pending JPS6315457A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315457A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486939A (en) * | 1994-04-28 | 1996-01-23 | Xerox Corporation | Thin-film structure with insulating and smoothing layers between crossing conductive lines |
| US6116595A (en) * | 1998-04-13 | 2000-09-12 | Quad/Graphics, Inc. | Sheet diverter wedge including air discharge ports |
-
1986
- 1986-07-08 JP JP16025186A patent/JPS6315457A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486939A (en) * | 1994-04-28 | 1996-01-23 | Xerox Corporation | Thin-film structure with insulating and smoothing layers between crossing conductive lines |
| US6116595A (en) * | 1998-04-13 | 2000-09-12 | Quad/Graphics, Inc. | Sheet diverter wedge including air discharge ports |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920001036B1 (ko) | 높이가 고르지 않은 기판상에서 금속필라를 평탄화시키는 방법 | |
| JPH027544A (ja) | 柱の整合及び製造工程 | |
| JP2004023104A (ja) | Ｍｉｍキャパシタ及びその製造方法 | |
| JP3123450B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6315457A (ja) | 半導体装置の製造方法 | |
| JPS63240045A (ja) | 半導体装置 | |
| JPH0313744B2 (ja) | ||
| US6143596A (en) | Planarization for interlayer dielectric | |
| JPH0198243A (ja) | 半導体装置の製造方法 | |
| JPH0992786A (ja) | Ｍｉｍキャパシタ並びに同キャパシタおよび配線の形成方法 | |
| JP3348564B2 (ja) | 誘電体キャパシタの製造方法 | |
| JP2768294B2 (ja) | 半導体装置の製造方法 | |
| KR0171316B1 (ko) | 반도체 소자의 층간 절연막의 평탄화 방법 | |
| JPS6149438A (ja) | 半導体装置 | |
| JPH03239348A (ja) | 半導体装置及びその製造方法 | |
| JPS61222235A (ja) | 半導体装置の製造方法 | |
| JP2827256B2 (ja) | エッチバック平坦化方法 | |
| JPH0319222A (ja) | 半導体装置の製造方法 | |
| JP2004071840A (ja) | 半導体装置の製造方法 | |
| JP2877151B2 (ja) | 半導体装置の製造方法 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPS6278853A (ja) | 半導体装置の製造方法 | |
| JPH0423465A (ja) | 半導体装置の製造方法 | |
| JPS59114824A (ja) | 半導体装置の平坦化方法 | |
| JPS6255701B2 (ja) |