JP2827256B2 - エッチバック平坦化方法 - Google Patents

エッチバック平坦化方法

Info

Publication number
JP2827256B2
JP2827256B2 JP4990689A JP4990689A JP2827256B2 JP 2827256 B2 JP2827256 B2 JP 2827256B2 JP 4990689 A JP4990689 A JP 4990689A JP 4990689 A JP4990689 A JP 4990689A JP 2827256 B2 JP2827256 B2 JP 2827256B2
Authority
JP
Japan
Prior art keywords
pattern
etching
end point
forming
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4990689A
Other languages
English (en)
Other versions
JPH02230733A (ja
Inventor
秀一 永沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP4990689A priority Critical patent/JP2827256B2/ja
Publication of JPH02230733A publication Critical patent/JPH02230733A/ja
Application granted granted Critical
Publication of JP2827256B2 publication Critical patent/JP2827256B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は集積回路の製造方法において用いられるエッ
チバックによる平坦化方法に関する。
[従来の技術] 回路の高集積化、微細化に伴い、素子表面での凹凸段
差に起因する配線の段切れおよび配線間のショートが大
きな問題となってきている。このため、凹凸段差をなく
すことが集積回路の製造技術上、重要な課題となってお
り、この方法として、エッチバックによる平坦化プロセ
ス技術は極めて有望な平坦化方法として期待され、現在
各方面で精力的な研究開発が行われている。
第2図(a)〜(c)は、従来から知られているエッ
チバックによる平坦化プロセス技術を工程順に説明する
ための電極部の概略断面図である(昭和61年秋季第47回
応用物理学会学術講演会,27p−ZL−2参照)。第2図の
場合は、被平坦化パターンを電極パターンとした場合に
ついての平坦化方法を示したもので、同図を用いて従来
の技術の説明を行う。
第1に、基板1上に電極層を形成し、その上に電極形
状を規定する有機物からなるエッチングマスク22を形成
した後、前記エッチングマスク22で覆われていない前記
電極層をエッチングで除去することにより電極23を形成
する(第2図(a))。
第2に、前記エッチングマスク22をアセトン・アルコ
ール等による有機洗浄、O2ガスプラズマによるアッシン
グ等により除去した後、基板の露呈部分および前記電極
23上に絶縁膜24を形成し、絶縁膜24上に有機物をスピン
塗布し、ベーキングにより表面が平坦化された有機膜25
を形成する(第2図(b))。
第3に、前記絶縁膜24と前記有機膜25のエッチングレ
ートが等しい条件で、電極23の表面が露出するまでエッ
チングを行う(第2図(c))。
以上の方法により、電極の上部表面を露出させた状態
で、かつ平坦化された構造を実現することができる。
本平坦化方法は、以上のようにして形成した平坦面上
に第2の電極を形成し、エッチングにより露出した前記
電極23の表面と直接コンタクトを取る必要がある場合
に、前記電極23面を露呈させると共に、全面を平坦化す
る時に主に用いられる平坦化方法である。
[発明が解決しようとする課題] しかし、従来の技術では、上記の第3の工程におい
て、絶縁膜および有機膜がエッチングにより除去されて
電極の表面が露出しているかどうかを明確に知ることが
困難であり、エッチングの終点検出が困難であるという
問題点があった。
本発明の目的は、このような従来の平坦化方法の問題
点を除去し、電極の上部表面が露出し、かつ平坦化され
た構造の形成におけるエッチングの終点検出が容易な平
坦化方法を提供することにある。
[課題を解決するための手段] 本発明は、被平坦化パターンが形成された基板全面に
該被平坦化パターンと同じ膜厚の絶縁層を形成する工程
と、前記絶縁層の凸部のみを覆う第1の有機膜からなる
ステンシルパターンを形成する工程と、基板全面にエッ
チングの終点検出層を形成する工程と、前記ステンシル
パターンと前記ステンシルパターン上の前記終点検出層
をリフトオフ法により除去する工程と、基板全面に表面
が平坦化された第2の有機膜を形成する工程と、前記絶
縁膜と前記第2の有機膜のエッチング速度が等しい条件
で前記終点検出層を除去するまでエッチングすると同時
に、前記絶縁層の凸部を除去して前記被平坦化パターン
表面を露呈させる工程とを備えてなることを特徴とする
エッチバック平坦化方法である。
本発明において、終点検出層は平坦化を行うエッチン
グの際の終点を検出するための目印の役割を持つもので
ある。従ってこの終点検出層はできるだけ薄い膜厚がよ
く、また、下部の絶縁層に対して明確に色彩等で区別さ
れるものであればよく、その材質を問わない。
[作用] 絶縁膜の膜厚は被平坦化パターンの厚みに相当するよ
うに形成されている。従って、平坦化におけるエッチン
グの際に、被平坦化パターン部以外の面についてエッチ
ングの終点は絶縁膜と有機膜との境界までである。
本発明においては、この絶縁膜と有機膜との境界に色
彩等で明確に区別される終点検出層が形成されているの
で、エッチングは、この終点検出層が除去されて認めら
れなくなった時点で終了すればよく、終了点の確認が極
めて容易である。
また、絶縁層の膜厚を被平坦化パターンの膜厚と等し
くすることにより、終点検出層が除去された時点が絶縁
層との境界であると共に、被平坦化パターンの境界でも
あり、被平坦化パターンの表面が露出された状態で平坦
化することが可能となる。
[実施例] 次に本発明の実施例について図面を参照して詳細に説
明する。
第1図(a)〜(f)は、本発明による平坦化方法を
工程順に説明するための電極部の概略断面図である。第
1図を用いて本発明の実施例の説明を行う。
第1に、膜厚500nmのNbからなる被平坦化パターン1
が形成されている基板2全面に、膜厚500nmのSiO2絶縁
膜3をスパッタ法により形成する(第1図(a))。
第2に、Nb被平坦化パターン1に起因するSiO2絶縁膜
3の凸部のみを覆う第1の有機膜としてフォトレジスト
(MP1300−31,シプレイ・ファーイースト(株)製)か
らなるステンシルパターン4を形成する(第1図
(b))。
第3に、基板全面にエッチングの終点検出層として膜
厚20nmのNb膜5をスパッタ法により形成する(第1図
(c))。
第4に、ステンシルパターン4とステンシルパターン
4上のNb膜5をリフトオフ法により除去する(第1図
(d))。
第5に、基板全面にフォトレジスト(MP1300−31,シ
プレイ,ファーイースト(株)製)をスピン塗布し、20
0℃で60分間ベーキングすることにより表面が平坦化さ
れた第2の有機膜6を形成する(第1図(e))。
第6に、第2の有機膜6とSiO2絶縁膜3のエッチング
レートが等しい条件で、CF4ガスを用いた反応性イオン
エッチングをNb終点検出膜5が除去され、観察されなく
なるまで行う。(第1図(f))。この時のエッチング
条件は、エッチング基板:テフロン,ガス圧:3.0Pa,電
力:0.16W/cm2,第2の有機膜6およびSiO2絶縁膜3のエ
ッチングレート40nm/min,Nb膜5のエッチングレート20n
m/minである。
以上説明したように、本実施例によれば、Nb被平坦化
パターンの上部表面が露出し、かつ全面が平坦化された
構造を容易に実現することができた。
なお、本実施例においては、SiO2絶縁膜3をスパッタ
法で形成したが、プラズマCVD法で形成しても同様の効
果を得ることができる。
また、第2の有機膜6としてフォトレジスト(MP−13
00−31)を用いたが、ポリスチレン(文献:第11回日本
応用磁気学会学術講演概要集,1pF−10,86頁,1987年11
月)を用いても同様の効果が得られる。
[発明の効果] 以上説明したように、本発明のエッチバック平坦化方
法によれば、エッチバックにおける終点検出が容易に行
えるため、被平坦化パターンの上部表面が完全に露出さ
れ、かつ全面が平坦化された構造を容易に実現すること
が可能であるという効果を有する。
【図面の簡単な説明】
第1図は本発明の一実施例を工程順に示す電極部の概略
断面図、第2図は従来のエッチバックによる平坦化方法
を工程順に示す電極部の概略断面図である。 1……Nb被平坦化パターン 2,21……基板 3,24……絶縁膜 4……ステンシルパターン 5……Nb終点検出膜 6,25……有機膜 22……エッチングマスク 23……電極

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】被平坦化パターンが形成された基板全面に
    該被平坦化パターンと同じ膜厚の絶縁層を形成する工程
    と、前記絶縁層の凸部のみを覆う第1の有機膜からなる
    ステンシルパターンを形成する工程と、基板全面にエッ
    チングの終点検出層を形成する工程と、前記ステンシル
    パターンと前記ステンシルパターン上の前記終点検出層
    をリフトオフ法により除去する工程と、基板全面に表面
    が平坦化された第2の有機膜を形成する工程と、前記絶
    縁膜と前記第2の有機膜のエッチング速度が等しい条件
    で前記終点検出層を除去するまでエッチングすると同時
    に、前記絶縁層の凸部を除去して前記被平坦化パターン
    表面を露呈させる工程とを備えてなることを特徴とする
    エッチバック平坦化方法。
JP4990689A 1989-03-03 1989-03-03 エッチバック平坦化方法 Expired - Lifetime JP2827256B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4990689A JP2827256B2 (ja) 1989-03-03 1989-03-03 エッチバック平坦化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4990689A JP2827256B2 (ja) 1989-03-03 1989-03-03 エッチバック平坦化方法

Publications (2)

Publication Number Publication Date
JPH02230733A JPH02230733A (ja) 1990-09-13
JP2827256B2 true JP2827256B2 (ja) 1998-11-25

Family

ID=12844053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4990689A Expired - Lifetime JP2827256B2 (ja) 1989-03-03 1989-03-03 エッチバック平坦化方法

Country Status (1)

Country Link
JP (1) JP2827256B2 (ja)

Also Published As

Publication number Publication date
JPH02230733A (ja) 1990-09-13

Similar Documents

Publication Publication Date Title
US4523976A (en) Method for forming semiconductor devices
JP2827256B2 (ja) エッチバック平坦化方法
JPH0669351A (ja) 多層金属配線構造のコンタクトの製造方法
KR100715600B1 (ko) 반도체소자의 미세패턴 형성방법
KR100324335B1 (ko) 커패시터 제조방법
JPH04139828A (ja) 半導体装置の製造方法
JPH03288431A (ja) エッチバック平坦化方法
JPH0587973B2 (ja)
KR100859254B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100186504B1 (ko) 반도체 소자의 폴리 플러그 제조방법
JPS62219961A (ja) 薄膜型mos構造半導体装置の製造法
JPH098007A (ja) 絶縁膜の平坦化方法
KR100871370B1 (ko) 반도체소자의 금속배선 형성방법
JPS61222235A (ja) 半導体装置の製造方法
JPH01272121A (ja) スルーホール構造とその製造方法
JPS6315457A (ja) 半導体装置の製造方法
JPH08181115A (ja) 集積回路の製造方法
KR100202657B1 (ko) 트랜지스터의 제조방법
JPH0621043A (ja) 半導体装置の製造方法
JPH07211714A (ja) 半導体装置の製造方法
JPH06295888A (ja) 半導体装置の製造方法
JPH03239331A (ja) 半導体装置の製造方法
JPS6362255A (ja) 半導体装置の平坦化方法
JPS61187348A (ja) 半導体装置の製造法
JPH04287925A (ja) コンタクト穴の形成方法