JPH0992786A - Ｍｉｍキャパシタ並びに同キャパシタおよび配線の形成方法 - Google Patents
Ｍｉｍキャパシタ並びに同キャパシタおよび配線の形成方法Info
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- JPH0992786A JPH0992786A JP24952295A JP24952295A JPH0992786A JP H0992786 A JPH0992786 A JP H0992786A JP 24952295 A JP24952295 A JP 24952295A JP 24952295 A JP24952295 A JP 24952295A JP H0992786 A JPH0992786 A JP H0992786A
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Abstract
(57)【要約】
【課題】 本発明はＭＩＭキャパシタに関するものであ
り、その第１の目的は、ＭＩＭキャパシタの下部電極端
で生じやすい上部電極−下部電極間の絶縁不良を防ぐこ
とであり、第２の目的はＭＩＭキャパシタの設計の自由
度を失うことなく、ＭＩＭキャパシタ電極と配線を上下
それぞれ同時に形成する方法を提供することである。 【解決手段】 本発明のＭＩＭキャパシタは下部金属層
と上部金属層の間に、キャパシタ形成領域とキャパシタ
形成領域以外の領域とで膜厚、比誘電率の異なる絶縁体
層を有する。また本発明のＭＩＭキャパシタの電極と配
線の同時形成方法は、下部電極層を同時形成後に第１の
絶縁体層により素子表面を一定の厚さをもって平坦化
し、キャパシタ形成領域および上下配線間の接続部領域
を開口した後、誘電率の高い第２の薄膜絶縁体層を形成
し、上下配線接続部を再び開口してから上部電極層を同
時形成する。
り、その第１の目的は、ＭＩＭキャパシタの下部電極端
で生じやすい上部電極−下部電極間の絶縁不良を防ぐこ
とであり、第２の目的はＭＩＭキャパシタの設計の自由
度を失うことなく、ＭＩＭキャパシタ電極と配線を上下
それぞれ同時に形成する方法を提供することである。 【解決手段】 本発明のＭＩＭキャパシタは下部金属層
と上部金属層の間に、キャパシタ形成領域とキャパシタ
形成領域以外の領域とで膜厚、比誘電率の異なる絶縁体
層を有する。また本発明のＭＩＭキャパシタの電極と配
線の同時形成方法は、下部電極層を同時形成後に第１の
絶縁体層により素子表面を一定の厚さをもって平坦化
し、キャパシタ形成領域および上下配線間の接続部領域
を開口した後、誘電率の高い第２の薄膜絶縁体層を形成
し、上下配線接続部を再び開口してから上部電極層を同
時形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板上に形成
されるＭＩＭキャパシタおよびその形成方法に関する。
されるＭＩＭキャパシタおよびその形成方法に関する。
【０００２】
【従来の技術】図３は、半導体素子上に形成される従来
のＭＩＭキャパシタの構造を示す半導体チップの断面図
であり、図３に示すＭＩＭキャパシタは半導体層１（半
導体基板）の上にあって、下層の金属層２と上層の金属
層５の間に誘電体膜４を挟んだ構造になっており、誘電
体膜４の誘電率、膜厚および上下の金属層中における電
極部の面積によって容量値が決定される。
のＭＩＭキャパシタの構造を示す半導体チップの断面図
であり、図３に示すＭＩＭキャパシタは半導体層１（半
導体基板）の上にあって、下層の金属層２と上層の金属
層５の間に誘電体膜４を挟んだ構造になっており、誘電
体膜４の誘電率、膜厚および上下の金属層中における電
極部の面積によって容量値が決定される。
【０００３】金属層２および５の形成に当っては、半導
体層１または誘電体層４における電極または配線の形成
領域以外の領域をホトレジスト６，７等のマスクで覆
い、真空蒸着によって金属層を堆積させた後、ホトレジ
スト等の部分を洗浄、溶解させて金属層２，５を残すリ
フトオフ法（図４、図５）、または半導体層１または誘
電体層４の全面にスパッタ等を用いて金属層２，５を形
成した後、ミリング等により所定のパターンに加工する
方法（図６、図７、以降スパッタ法と略記する）がとら
れている。
体層１または誘電体層４における電極または配線の形成
領域以外の領域をホトレジスト６，７等のマスクで覆
い、真空蒸着によって金属層を堆積させた後、ホトレジ
スト等の部分を洗浄、溶解させて金属層２，５を残すリ
フトオフ法（図４、図５）、または半導体層１または誘
電体層４の全面にスパッタ等を用いて金属層２，５を形
成した後、ミリング等により所定のパターンに加工する
方法（図６、図７、以降スパッタ法と略記する）がとら
れている。
【０００４】
【発明が解決しようとする課題】図４、図６に示すよう
に、真空蒸着による金属層２の堆積時にホトレジスト６
の側面に付着する金属により、またはミリング時にホト
レジスト８の側面に再付着する金属により、ＭＩＭキャ
パシタの下部電極の端部はとがった形状を有することが
多く、図３に示した従来のＭＩＭキャパシタの構造にお
いては、この下部電極端部で上部電極との間に電気的な
短絡が生じる可能性が高い。本発明の第１の目的は、上
記の絶縁不良の問題を解決するＭＩＭキャパシタの構造
を提供することである。
に、真空蒸着による金属層２の堆積時にホトレジスト６
の側面に付着する金属により、またはミリング時にホト
レジスト８の側面に再付着する金属により、ＭＩＭキャ
パシタの下部電極の端部はとがった形状を有することが
多く、図３に示した従来のＭＩＭキャパシタの構造にお
いては、この下部電極端部で上部電極との間に電気的な
短絡が生じる可能性が高い。本発明の第１の目的は、上
記の絶縁不良の問題を解決するＭＩＭキャパシタの構造
を提供することである。
【０００５】一方、ＭＩＭキャパシタの形成方法に関し
ては、ＭＩＭキャパシタの上層および下層の金属層の形
成に当り、電極と半導体素子の配線とをそれぞれ同時に
形成する工夫をとれば、半導体素子の製造工程を減少さ
せることができる。しかしながらこのとき、ＭＩＭキャ
パシタの設計は、配線の仕様によって制約を受けること
になる。例えば配線のインピーダンスを下げる等の理由
から第１の配線層（下層の配線層）を厚くとるとＭＩＭ
キャパシタの下部電極も厚くせざるを得ない。このとき
表面の段差が大きくなることから上部電極の形成が難し
くなる。上部電極をリフトオフ法により形成しようとす
ると、図５に示すように段差部で金属層に段切れが生じ
電気的な接続が絶たれてしまうことがあり、またスパッ
タ法を用いるときには、図７に示すように段差部に不要
な金属層が除去しきれずに残り電気的短絡を起こす恐れ
がある。上部電極の形成に関する上のような問題を解決
するためには、通常、図８に示すように、厚い層間絶縁
体層を形成し素子表面を平坦化した後に所望の深さまで
エッチバックする方法がとられるが、エッチバックによ
ってＭＩＭキャパシタの２つの電極間の距離を設計値に
あわせることは難しく、またＭＩＭキャパシタの絶縁膜
は平坦化に適した材料に限られることにもなる。
ては、ＭＩＭキャパシタの上層および下層の金属層の形
成に当り、電極と半導体素子の配線とをそれぞれ同時に
形成する工夫をとれば、半導体素子の製造工程を減少さ
せることができる。しかしながらこのとき、ＭＩＭキャ
パシタの設計は、配線の仕様によって制約を受けること
になる。例えば配線のインピーダンスを下げる等の理由
から第１の配線層（下層の配線層）を厚くとるとＭＩＭ
キャパシタの下部電極も厚くせざるを得ない。このとき
表面の段差が大きくなることから上部電極の形成が難し
くなる。上部電極をリフトオフ法により形成しようとす
ると、図５に示すように段差部で金属層に段切れが生じ
電気的な接続が絶たれてしまうことがあり、またスパッ
タ法を用いるときには、図７に示すように段差部に不要
な金属層が除去しきれずに残り電気的短絡を起こす恐れ
がある。上部電極の形成に関する上のような問題を解決
するためには、通常、図８に示すように、厚い層間絶縁
体層を形成し素子表面を平坦化した後に所望の深さまで
エッチバックする方法がとられるが、エッチバックによ
ってＭＩＭキャパシタの２つの電極間の距離を設計値に
あわせることは難しく、またＭＩＭキャパシタの絶縁膜
は平坦化に適した材料に限られることにもなる。
【０００６】本発明の第２の目的は、ＭＩＭキャパシタ
の設計の自由度を失うことなく、かつ上下電極間の絶縁
を低下させるおそれもなく、上下電極と上下２層の配線
をそれぞれ同時に形成する方法を提供することである。
の設計の自由度を失うことなく、かつ上下電極間の絶縁
を低下させるおそれもなく、上下電極と上下２層の配線
をそれぞれ同時に形成する方法を提供することである。
【０００７】
【課題を解決するための手段】本発明のＭＩＭキャパシ
タは、絶縁体層の構成が、ＭＩＭキャパシタ形成領域と
同領域以外の領域において異なる。
タは、絶縁体層の構成が、ＭＩＭキャパシタ形成領域と
同領域以外の領域において異なる。
【０００８】絶縁体層は、ＭＩＭキャパシタ形成領域に
おいては第１の所定の誘電率および厚さを有する絶縁体
層からなり、ＭＩＭキャパシタ形成領域以外の領域にお
いては第２の所定の誘電率および厚さを有する絶縁体層
が含まれていてもよい。
おいては第１の所定の誘電率および厚さを有する絶縁体
層からなり、ＭＩＭキャパシタ形成領域以外の領域にお
いては第２の所定の誘電率および厚さを有する絶縁体層
が含まれていてもよい。
【０００９】上の第１の所定の誘電率および厚さは、電
極の面積におけるＭＩＭキャパシタの容量に対応する誘
電率および厚さであり、第２の所定の誘電率および厚さ
は、ＭＩＭキャパシタ形成領域以外の領域における容量
の発生を防止するとともに、下層の金属層に含まれる電
極の周縁部において上層の金属層に含まれる電極との間
に生ずることのある絶縁不良を防止することができる誘
電率および厚さである。
極の面積におけるＭＩＭキャパシタの容量に対応する誘
電率および厚さであり、第２の所定の誘電率および厚さ
は、ＭＩＭキャパシタ形成領域以外の領域における容量
の発生を防止するとともに、下層の金属層に含まれる電
極の周縁部において上層の金属層に含まれる電極との間
に生ずることのある絶縁不良を防止することができる誘
電率および厚さである。
【００１０】また、上層および下層の金属層に含まれる
電極および配線は、それぞれ同一平面上にあり、かつそ
れぞれ同一の厚さを有してもよい。
電極および配線は、それぞれ同一平面上にあり、かつそ
れぞれ同一の厚さを有してもよい。
【００１１】上述のように、本発明のＭＩＭキャパシタ
はキャパシタ外領域にはキャパシタ内領域の誘電体膜と
は異なる絶縁体層を用い、この絶縁体層の膜厚を厚くと
ることにより下部電極周縁で生じやすい下部電極と上部
電極間の絶縁不良を防ぐことができる。
はキャパシタ外領域にはキャパシタ内領域の誘電体膜と
は異なる絶縁体層を用い、この絶縁体層の膜厚を厚くと
ることにより下部電極周縁で生じやすい下部電極と上部
電極間の絶縁不良を防ぐことができる。
【００１２】本発明のＭＩＭキャパシタおよび配線の形
成方法は、下層の金属層に含まれる電極および配線およ
び上層の金属層に含まれる電極および配線がそれぞれ同
時に形成される。
成方法は、下層の金属層に含まれる電極および配線およ
び上層の金属層に含まれる電極および配線がそれぞれ同
時に形成される。
【００１３】半導体基板上に電極および配線を含む所定
のパターンを有する下層の金属層を形成し、全面に、基
板の元の面に平行し、かつ平坦な表面を有する第１の絶
縁体層を形成し、その第１の絶縁体層の第１の所定の領
域をエッチングにより除去し、前面に第２の絶縁体層を
形成し、その第２の絶縁体層の第２の所定の領域をエッ
チングにより除去し、最後に、全面に電極および配線を
含む所定のパターンを有する上層の金属層を形成するス
テップを有するものでもよい。
のパターンを有する下層の金属層を形成し、全面に、基
板の元の面に平行し、かつ平坦な表面を有する第１の絶
縁体層を形成し、その第１の絶縁体層の第１の所定の領
域をエッチングにより除去し、前面に第２の絶縁体層を
形成し、その第２の絶縁体層の第２の所定の領域をエッ
チングにより除去し、最後に、全面に電極および配線を
含む所定のパターンを有する上層の金属層を形成するス
テップを有するものでもよい。
【００１４】上述の第１の絶縁体層は、前記ＭＩＭキャ
パシタ形成領域以外の領域における容量の発生を防止す
るとともに、下層の金属層に含まれる電極の周縁部にお
いて上層の金属層に含まれる電極との間に生ずることの
ある絶縁不良を防止することができる誘電率および厚さ
を有し、また、第２の絶縁体層は、電極の面積において
ＭＩＭキャパシタの容量に対応する誘電率および厚さを
有する。
パシタ形成領域以外の領域における容量の発生を防止す
るとともに、下層の金属層に含まれる電極の周縁部にお
いて上層の金属層に含まれる電極との間に生ずることの
ある絶縁不良を防止することができる誘電率および厚さ
を有し、また、第２の絶縁体層は、電極の面積において
ＭＩＭキャパシタの容量に対応する誘電率および厚さを
有する。
【００１５】また、第１の所定の領域はＭＩＭキャパシ
タ形成領域を含み、さらに上層および下層の金属層に含
まれる配線間に接続点があればその接続領域を含んでよ
い。
タ形成領域を含み、さらに上層および下層の金属層に含
まれる配線間に接続点があればその接続領域を含んでよ
い。
【００１６】上述のように、本発明のＭＩＭキャパシタ
の形成方法では、配線間の層間絶縁体層の形成時に素子
表面を平坦化することにより、下層の金属層を形成する
時に生じる素子表面の凹凸から生じる影響を消すことが
できるので、それにより、従来上層の金属層を加工する
際、素子表面の段差部で発生していた配線不良の可能性
をあらかじめ除去することができ、また、ＭＩＭキャパ
シタの電極間の誘電体膜を、配線間の絶縁膜とは別工程
で形成することができるので、電極間の誘電体膜の材
質、膜厚を自由に選び、キャパシタ容量を容易に制御す
ることができる。
の形成方法では、配線間の層間絶縁体層の形成時に素子
表面を平坦化することにより、下層の金属層を形成する
時に生じる素子表面の凹凸から生じる影響を消すことが
できるので、それにより、従来上層の金属層を加工する
際、素子表面の段差部で発生していた配線不良の可能性
をあらかじめ除去することができ、また、ＭＩＭキャパ
シタの電極間の誘電体膜を、配線間の絶縁膜とは別工程
で形成することができるので、電極間の誘電体膜の材
質、膜厚を自由に選び、キャパシタ容量を容易に制御す
ることができる。
【００１７】
【発明の実施の形態】次に、本発明のＭＩＭキャパシタ
並びに同キャパシタおよび配線の形成方法の実施の形態
について、図面を参照して説明する。
並びに同キャパシタおよび配線の形成方法の実施の形態
について、図面を参照して説明する。
【００１８】図１は本発明のＭＩＭキャパシタが形成さ
れている半導体チップの断面図の例である。
れている半導体チップの断面図の例である。
【００１９】この半導体チップは半導体層１と、ＭＩＭ
キャパシタの下部電極となる下層の金属層２と、上部電
極となる上層の金属層５と、誘電体膜４と、絶縁体層３
とにより構成されている。金属層２、金属層５はそれぞ
れ第１層配線（下層配線）、第２層配線（上層配線）を
兼ねている。また誘電体膜４はＭＩＭキャパシタの容量
値を上げるため、膜厚は薄く、比誘電率が高いものが望
ましく、例えばＳｉＯ 2 膜、ＳｉＯＮ膜、Ｔａ2 Ｏ5 膜
等を用いることができる。一方、絶縁体層３は金属層２
と金属層５との絶縁を保つために膜厚が一定の厚さを有
し、またこの部分で余分な容量を発生しないために比誘
電率は低いものが望ましく、例えばＳｉＯ2 膜、ＳｉＯ
Ｎ膜、ポリイミド、ベンゾシクロブテン等を用いること
ができる。
キャパシタの下部電極となる下層の金属層２と、上部電
極となる上層の金属層５と、誘電体膜４と、絶縁体層３
とにより構成されている。金属層２、金属層５はそれぞ
れ第１層配線（下層配線）、第２層配線（上層配線）を
兼ねている。また誘電体膜４はＭＩＭキャパシタの容量
値を上げるため、膜厚は薄く、比誘電率が高いものが望
ましく、例えばＳｉＯ 2 膜、ＳｉＯＮ膜、Ｔａ2 Ｏ5 膜
等を用いることができる。一方、絶縁体層３は金属層２
と金属層５との絶縁を保つために膜厚が一定の厚さを有
し、またこの部分で余分な容量を発生しないために比誘
電率は低いものが望ましく、例えばＳｉＯ2 膜、ＳｉＯ
Ｎ膜、ポリイミド、ベンゾシクロブテン等を用いること
ができる。
【００２０】図２は本発明の、ＭＩＭキャパシタの下部
電極と第１層配線および上部電極と第２層配線を半導体
チップ上にそれぞれ同時に形成する形成方法の工程の例
を示す半導体チップの断面図である。
電極と第１層配線および上部電極と第２層配線を半導体
チップ上にそれぞれ同時に形成する形成方法の工程の例
を示す半導体チップの断面図である。
【００２１】まず半導体層１上にＭＩＭキャパシタの下
部電極および第１層配線となる金属層２を形成し、次に
絶縁体層３を全面に形成する。さらに上層にホトレジス
トを塗布し、素子表面を元の素子表面と平行になるよう
に平坦化した後、前記ホトレジストと絶縁体層３を等速
度でエッチングし、金属層１上の絶縁体層３の厚みが所
定の値になるまで絶縁体層３をエッチバックする（図２
（ａ））。次に所定のパタンを有するマスクを用いて絶
縁体層３をエッチングし、ＭＩＭキャパシタ形成領域と
第１層および第２層の配線間の接続部を開口する（図２
（ｂ））。次にＭＩＭキャパシタの電極間絶縁膜となる
誘電体膜４を全面に形成し、続いて、所定のパタンを有
するマスクを用い（図２（ｃ））、誘電体膜４をエッチ
ングし、第１層、第２層配線間の接続部のみを再び開口
する（図２（ｄ））。全面に金属層５を形成した後（図
２（ｅ））、ミリング等により金属層５を所定のパタン
に加工することにより、図２（ｆ）に示すようにＭＩＭ
キャパシタの上部電極と、第２層配線と、第１層および
第２層の配線間の接続部とを同時に形成することができ
る。
部電極および第１層配線となる金属層２を形成し、次に
絶縁体層３を全面に形成する。さらに上層にホトレジス
トを塗布し、素子表面を元の素子表面と平行になるよう
に平坦化した後、前記ホトレジストと絶縁体層３を等速
度でエッチングし、金属層１上の絶縁体層３の厚みが所
定の値になるまで絶縁体層３をエッチバックする（図２
（ａ））。次に所定のパタンを有するマスクを用いて絶
縁体層３をエッチングし、ＭＩＭキャパシタ形成領域と
第１層および第２層の配線間の接続部を開口する（図２
（ｂ））。次にＭＩＭキャパシタの電極間絶縁膜となる
誘電体膜４を全面に形成し、続いて、所定のパタンを有
するマスクを用い（図２（ｃ））、誘電体膜４をエッチ
ングし、第１層、第２層配線間の接続部のみを再び開口
する（図２（ｄ））。全面に金属層５を形成した後（図
２（ｅ））、ミリング等により金属層５を所定のパタン
に加工することにより、図２（ｆ）に示すようにＭＩＭ
キャパシタの上部電極と、第２層配線と、第１層および
第２層の配線間の接続部とを同時に形成することができ
る。
【００２２】絶縁体層３の形成時の素子表面の平坦化に
ついては、上記の方法以外にも、絶縁体層３として粘性
の低いポリイミド等の平坦化材を回転塗布法によって形
成することで平坦化してもよい。
ついては、上記の方法以外にも、絶縁体層３として粘性
の低いポリイミド等の平坦化材を回転塗布法によって形
成することで平坦化してもよい。
【００２３】
【発明の効果】以上説明したように、本発明のＭＩＭキ
ャパシタは、下部電極および第１層配線と上部電極およ
び第２層配線の間の絶縁体層として、キャパシタ部以外
の領域に膜厚の厚い絶縁体層を設けることにより、下部
電極端部で生じやすい両電極間の絶縁不良を防ぐことが
できる効果がある。
ャパシタは、下部電極および第１層配線と上部電極およ
び第２層配線の間の絶縁体層として、キャパシタ部以外
の領域に膜厚の厚い絶縁体層を設けることにより、下部
電極端部で生じやすい両電極間の絶縁不良を防ぐことが
できる効果がある。
【００２４】また、本発明のＭＩＭキャパシタおよび配
線の形成方法は、配線間の層間絶縁体層の形成時に素子
表面を平坦化し、かつ電極間の誘電体膜を配線間の絶縁
体層と別工程で形成することにより、誘電体膜設計の自
由度とともに上下電極間の良好な絶縁性を確保しつつ、
上下の電極と配線をそれぞれ同時に形成することができ
る効果がある。
線の形成方法は、配線間の層間絶縁体層の形成時に素子
表面を平坦化し、かつ電極間の誘電体膜を配線間の絶縁
体層と別工程で形成することにより、誘電体膜設計の自
由度とともに上下電極間の良好な絶縁性を確保しつつ、
上下の電極と配線をそれぞれ同時に形成することができ
る効果がある。
【図１】本発明のＭＩＭキャパシタが形成されている半
導体チップの断面図の例である。
導体チップの断面図の例である。
【図２】本発明の、ＭＩＭキャパシタの下部電極と第１
層配線および上部電極と第２層配線を半導体チップ上に
それぞれ同時形成する形成方法の工程の例を示す半導体
チップの断面図である。
層配線および上部電極と第２層配線を半導体チップ上に
それぞれ同時形成する形成方法の工程の例を示す半導体
チップの断面図である。
【図３】従来のＭＩＭキャパシタが形成されている半導
体チップの断面図である。
体チップの断面図である。
【図４】従来のＭＩＭキャパシタの下層金属層の、リフ
トオフ法による形成工程を示す断面図である。
トオフ法による形成工程を示す断面図である。
【図５】従来のＭＩＭキャパシタの上層金属層の、リフ
トオフ法による形成工程を示す断面図である。
トオフ法による形成工程を示す断面図である。
【図６】従来のＭＩＭキャパシタの下層金属層の、スパ
ッタ法による形成工程を示す断面図である。
ッタ法による形成工程を示す断面図である。
【図７】従来のＭＩＭキャパシタの上層金属層の、スパ
ッタ法による形成工程を示す断面図である。
ッタ法による形成工程を示す断面図である。
【図８】下層金属層の形成に伴う段差の影響を解消する
ため、絶縁体層の形成を先行する上層金属層の形成工程
を示す断面図である。
ため、絶縁体層の形成を先行する上層金属層の形成工程
を示す断面図である。
１ 半導体層（半導体基板） ２，５ 金属層 ３ 絶縁体層 ４ 誘電体膜 ６，７，８，９ ホトレジスト
Claims (8)
- 【請求項１】 半導体基板上に形成され、電極および配
線が含まれる上層および下層の金属層の間に絶縁体層が
配置されるＭＩＭキャパシタにおいて、 前記絶縁体層の構成が、前記ＭＩＭキャパシタ形成領域
と該領域以外の領域において異なることを特徴とするＭ
ＩＭキャパシタ。 - 【請求項２】 前記絶縁体層は、前記ＭＩＭキャパシタ
形成領域においては第１の所定の誘電率および厚さを有
する絶縁体層からなり、前記ＭＩＭキャパシタ形成領域
以外の領域においては第２の所定の誘電率および厚さを
有する絶縁体層が含まれている請求項１に記載のＭＩＭ
キャパシタ。 - 【請求項３】 前記第１の所定の誘電率および厚さは、
前記電極の面積における前記ＭＩＭキャパシタの容量に
対応する誘電率および厚さであり、前記第２の所定の誘
電率および厚さは、前記ＭＩＭキャパシタ形成領域以外
の領域における容量の発生を防止するとともに、前記下
層の金属層に含まれる電極の周縁部において前記上層の
金属層に含まれる電極との間に生ずることのある絶縁不
良を防止することができる誘電率および厚さである請求
項１または２に記載のＭＩＭキャパシタ。 - 【請求項４】 前記上層および下層の金属層に含まれる
電極および配線は、それぞれ同一平面上にあり、かつそ
れぞれ同一の厚さを有する請求項１乃至３のいずれか１
項に記載のＭＩＭキャパシタ。 - 【請求項５】 半導体基板上に形成され、電極および配
線がそれぞれ含まれる上層および下層の金属層の間に絶
縁体層が配置されるＭＩＭキャパシタおよび配線の形成
方法において、 前記下層の金属層に含まれる電極および配線と前記上層
の金属層に含まれる電極および配線がそれぞれ同時に形
成されることを特徴とするＭＩＭキャパシタおよび配線
の形成方法。 - 【請求項６】 半導体基板上に電極および配線を含む所
定のパターンを有する下層の金属層を形成するステップ
と、 全面に、前記基板の元の面に平行し、かつ平坦な表面を
有する第１の絶縁体層を形成するステップと、 前記第１の絶縁体層の第１の所定の領域をエッチングに
より除去するステップと、 前面に第２の絶縁体層を形成するステップと、 前記第２の絶縁体層の第２の所定の領域をエッチングに
より除去するステップと、 全面に、電極および配線を含む所定のパターンを有する
上層の金属層を形成するステップを有する請求項５に記
載のＭＩＭキャパシタおよび配線の形成方法。 - 【請求項７】 前記第１の絶縁体層は、前記ＭＩＭキャ
パシタ形成領域以外の領域における容量の発生を防止す
るとともに、前記下層の金属層に含まれる電極の周縁部
において前記上層の金属層に含まれる電極との間に生ず
ることのある絶縁不良を防止することができる誘電率お
よび厚さを有し、前記第２の絶縁体層は、前記電極の面
積において前記ＭＩＭキャパシタの容量に対応する誘電
率および厚さを有する請求項６に記載のＭＩＭキャパシ
タおよび配線の形成方法。 - 【請求項８】 前記第１の所定の領域は前記ＭＩＭキャ
パシタ形成領域を含み、さらに前記上層および下層の金
属層に含まれる配線間に接続点があれば当該接続領域を
含む請求項６または７に記載のＭＩＭキャパシタの形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24952295A JPH0992786A (ja) | 1995-09-27 | 1995-09-27 | Ｍｉｍキャパシタ並びに同キャパシタおよび配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24952295A JPH0992786A (ja) | 1995-09-27 | 1995-09-27 | Ｍｉｍキャパシタ並びに同キャパシタおよび配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992786A true JPH0992786A (ja) | 1997-04-04 |
Family
ID=17194235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24952295A Pending JPH0992786A (ja) | 1995-09-27 | 1995-09-27 | Ｍｉｍキャパシタ並びに同キャパシタおよび配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992786A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067324A1 (fr) * | 1999-04-30 | 2000-11-09 | Hitachi, Ltd. | Circuit integre, son procede de fabrication, et procede de production d'un dessin de masque |
| KR20020082549A (ko) * | 2001-04-24 | 2002-10-31 | 주식회사 하이닉스반도체 | 고용량 엠아이엠 캐패시터 제조방법 |
| JP2007208285A (ja) * | 2007-03-23 | 2007-08-16 | Oki Electric Ind Co Ltd | キャパシタ構造の製造方法及びキャパシタ素子の製造方法 |
| KR100865944B1 (ko) * | 2002-07-18 | 2008-10-30 | 매그나칩 반도체 유한회사 | Ｍｉｍ 구조의 커패시터 제조방법 |
| JP2011082569A (ja) * | 2011-01-11 | 2011-04-21 | Canon Inc | 固体撮像装置及びカメラ |
| CN114823640A (zh) * | 2022-06-28 | 2022-07-29 | 广州粤芯半导体技术有限公司 | Tddb性能提升的金属电容结构及其制造方法 |
-
1995
- 1995-09-27 JP JP24952295A patent/JPH0992786A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114823640A (zh) * | 2022-06-28 | 2022-07-29 | 广州粤芯半导体技术有限公司 | Tddb性能提升的金属电容结构及其制造方法 |
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