JPH07326712A - Ｍｉｍキャパシタ - Google Patents
ＭｉｍキャパシタInfo
- Publication number
- JPH07326712A JPH07326712A JP11640194A JP11640194A JPH07326712A JP H07326712 A JPH07326712 A JP H07326712A JP 11640194 A JP11640194 A JP 11640194A JP 11640194 A JP11640194 A JP 11640194A JP H07326712 A JPH07326712 A JP H07326712A
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- JP
- Japan
- Prior art keywords
- insulating film
- layer electrode
- lower layer
- electrode
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】
【目的】上層電極を形成するためのパターニング工程で
生ずるイオンミリング傷による絶縁破壊耐圧の低下を防
ぐ。 【構成】下層電極４よりもひとまわり大きい面積を有す
る上層電極７で下層電極４を覆い、且つ上層電極７の周
縁端部が溝３内の埋込絶縁膜５ａと容量絶縁膜６の積層
部分を介して交差させることにより、イオンミリング傷
８による絶縁破壊を防止する。
生ずるイオンミリング傷による絶縁破壊耐圧の低下を防
ぐ。 【構成】下層電極４よりもひとまわり大きい面積を有す
る上層電極７で下層電極４を覆い、且つ上層電極７の周
縁端部が溝３内の埋込絶縁膜５ａと容量絶縁膜６の積層
部分を介して交差させることにより、イオンミリング傷
８による絶縁破壊を防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置等に
用いられるＭＩＭ（金属膜／絶縁膜／金属膜）キャパシ
タに関する。
用いられるＭＩＭ（金属膜／絶縁膜／金属膜）キャパシ
タに関する。
【０００２】
【従来の技術】従来のＭＩＭキャパシタについて図面を
参照して説明する。
参照して説明する。
【０００３】図２（ａ）は従来のＭＩＭキャパシタの第
１の例を示す平面図、図２（ｂ）は図２（ａ）のＡ−
Ａ′線断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ′線断
面図である。
１の例を示す平面図、図２（ｂ）は図２（ａ）のＡ−
Ａ′線断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ′線断
面図である。
【０００４】図２（ａ）〜（ｃ）に示すように、半導体
基板１の上に形成した絶縁膜２の上に下層電極４および
この下層電極４に接続した下層電極引出線４ａを形成
し、これらを含む表面に容量絶縁膜６を形成し、容量絶
縁膜６の上に下層電極４と対向する上層電極７を形成
し、ＭＩＭキャパシタを構成する。
基板１の上に形成した絶縁膜２の上に下層電極４および
この下層電極４に接続した下層電極引出線４ａを形成
し、これらを含む表面に容量絶縁膜６を形成し、容量絶
縁膜６の上に下層電極４と対向する上層電極７を形成
し、ＭＩＭキャパシタを構成する。
【０００５】ここで、上層電極７の厚さをめっき工程で
厚くすることが多く、通常、上層電極７のパターニング
にはイオンミリングが使用される。その結果、上層電極
７の周縁端部に沿って容量絶縁膜６が浅く堀込まれたイ
オンミリング傷８が形成され、このイオンミリング傷８
に電界集中が起こり絶縁破壊が生じ易いという問題があ
った。
厚くすることが多く、通常、上層電極７のパターニング
にはイオンミリングが使用される。その結果、上層電極
７の周縁端部に沿って容量絶縁膜６が浅く堀込まれたイ
オンミリング傷８が形成され、このイオンミリング傷８
に電界集中が起こり絶縁破壊が生じ易いという問題があ
った。
【０００６】図３（ａ）は従来のＭＩＭキャパシタの第
２の例を示す平面図、図３（ｂ）は図３（ａ）のＣ−
Ｃ′線断面図である。
２の例を示す平面図、図３（ｂ）は図３（ａ）のＣ−
Ｃ′線断面図である。
【０００７】図３（ａ），（ｂ）に示すように、下層電
極４の領域を含み且つ下層電極４よりも広い領域を覆う
上層電極７を容量絶縁膜６の上に形成すると共に上層電
極７の周縁端部が下層電極引出線４ａ上と交差する部分
の容量絶縁膜６の上に補助絶縁膜９を形成することによ
り、容量絶縁膜６上に設けた金属膜をパターニングして
上層電極７を形成する際のイオンミリング傷８によって
下層電極４との間の絶縁破壊耐圧が低下することを防止
している。
極４の領域を含み且つ下層電極４よりも広い領域を覆う
上層電極７を容量絶縁膜６の上に形成すると共に上層電
極７の周縁端部が下層電極引出線４ａ上と交差する部分
の容量絶縁膜６の上に補助絶縁膜９を形成することによ
り、容量絶縁膜６上に設けた金属膜をパターニングして
上層電極７を形成する際のイオンミリング傷８によって
下層電極４との間の絶縁破壊耐圧が低下することを防止
している。
【０００８】
【発明が解決しようとする課題】この従来のＭＩＭキャ
パシタは、上層電極の周縁端部を下層電極の周縁よりも
更に外周に広げるように上層電極の面積を大きくすると
同時に上層電極の周縁端部と下層電極引出線が交差する
部分に補助絶縁膜を重ねて絶縁破壊を防止しているが、
補助絶縁膜をパターニングする際に容量絶縁膜の表面も
エッチングされ、そのエッチング工程におけるエッチン
グ速度のばらつきにより容量電極の厚さが不揃いにな
り、その結果、容量値のばらつきを生ずるという問題が
ある。
パシタは、上層電極の周縁端部を下層電極の周縁よりも
更に外周に広げるように上層電極の面積を大きくすると
同時に上層電極の周縁端部と下層電極引出線が交差する
部分に補助絶縁膜を重ねて絶縁破壊を防止しているが、
補助絶縁膜をパターニングする際に容量絶縁膜の表面も
エッチングされ、そのエッチング工程におけるエッチン
グ速度のばらつきにより容量電極の厚さが不揃いにな
り、その結果、容量値のばらつきを生ずるという問題が
ある。
【０００９】本発明の目的は、容量値のばらつきを伴う
ことなくイオンミリング傷に起因する絶縁破壊耐圧を向
上させたＭＩＭキャパシタを提供することにある。
ことなくイオンミリング傷に起因する絶縁破壊耐圧を向
上させたＭＩＭキャパシタを提供することにある。
【００１０】
【課題を解決するための手段】本発明のＭＩＭキャパシ
タは、半導体基板上に形成した絶縁膜又は半絶縁性半導
体基板の表面に形成した溝と、前記絶縁膜又は半絶縁性
半導体基板上に形成した下層電極と、前記下層電極に接
続し且つ前記溝を横断して形成した下層電極引出線と、
前記下層電極引出線を含む前記溝内に埋込んで形成した
埋込絶縁膜と、前記埋込絶縁膜および前記下層電極を含
む表面に形成した容量絶縁膜と、前記容量絶縁膜上に設
けて前記下層電極を含み且つそれよりも広い領域を覆い
その周縁端部が前記溝内の下層電極引出線上を交差する
上層電極を有する。
タは、半導体基板上に形成した絶縁膜又は半絶縁性半導
体基板の表面に形成した溝と、前記絶縁膜又は半絶縁性
半導体基板上に形成した下層電極と、前記下層電極に接
続し且つ前記溝を横断して形成した下層電極引出線と、
前記下層電極引出線を含む前記溝内に埋込んで形成した
埋込絶縁膜と、前記埋込絶縁膜および前記下層電極を含
む表面に形成した容量絶縁膜と、前記容量絶縁膜上に設
けて前記下層電極を含み且つそれよりも広い領域を覆い
その周縁端部が前記溝内の下層電極引出線上を交差する
上層電極を有する。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１（ａ）〜（ｃ）は本発明の一実施例の
製造方法を説明するための工程順に示した断面図であ
る。
製造方法を説明するための工程順に示した断面図であ
る。
【００１３】まず、図１（ａ）に示すように、半導体基
板１の上に形成した絶縁膜（又はＧａＡｓ等の半絶縁性
半導体基板）２の表面に深さ０．２〜０．５μｍ程度の
溝３を形成する。次に、溝３を含む絶縁膜２の上にアル
ミニウム膜を０．１〜０．２μｍの厚さに堆積してパタ
ーニングし、下層電極４および下層電極４に接続して溝
３を横断する下層電極引出線４ａを形成する。次に、溝
３内の下層電極引出線４ａを含む表面にＳＯＧ膜５を形
成して表面を平坦化する。
板１の上に形成した絶縁膜（又はＧａＡｓ等の半絶縁性
半導体基板）２の表面に深さ０．２〜０．５μｍ程度の
溝３を形成する。次に、溝３を含む絶縁膜２の上にアル
ミニウム膜を０．１〜０．２μｍの厚さに堆積してパタ
ーニングし、下層電極４および下層電極４に接続して溝
３を横断する下層電極引出線４ａを形成する。次に、溝
３内の下層電極引出線４ａを含む表面にＳＯＧ膜５を形
成して表面を平坦化する。
【００１４】次に、図１（ｂ）に示すように、全面をエ
ッチバックして下層電極４の上面をちょうど露出させ溝
３内を充填して埋込んだ埋込絶縁膜５ａを形成する。
ッチバックして下層電極４の上面をちょうど露出させ溝
３内を充填して埋込んだ埋込絶縁膜５ａを形成する。
【００１５】次に、図１（ｃ）に示すように下層電極４
を含む表面にＳｉＯ2 ，Ｓｉ3 Ｎ4，Ｔａ2 Ｏ5 等の誘
電体からなる容量絶縁膜６を約０．１μｍの厚さに形成
した後容量絶縁膜６の上にスパッタ法および電気めっき
により厚さ２〜３μｍのアルミニウム膜を形成してイオ
ンミリングでパターニングし、周縁端部が下層電極４の
周縁よりも外周に広げた広い面積を有し、且つ周縁端部
が溝３内の下層電極引出線４ａの上を交差する上層電極
７を形成する。
を含む表面にＳｉＯ2 ，Ｓｉ3 Ｎ4，Ｔａ2 Ｏ5 等の誘
電体からなる容量絶縁膜６を約０．１μｍの厚さに形成
した後容量絶縁膜６の上にスパッタ法および電気めっき
により厚さ２〜３μｍのアルミニウム膜を形成してイオ
ンミリングでパターニングし、周縁端部が下層電極４の
周縁よりも外周に広げた広い面積を有し、且つ周縁端部
が溝３内の下層電極引出線４ａの上を交差する上層電極
７を形成する。
【００１６】このように、下層電極７の周縁端部を溝３
内の下層電極引出線４ａ上で交差させることにより、こ
の部分の絶縁膜の厚さが容量絶縁膜６と埋込絶縁膜５ａ
とを積層した厚さとなりイオンミリング傷８による絶縁
破壊を防ぐことができる。
内の下層電極引出線４ａ上で交差させることにより、こ
の部分の絶縁膜の厚さが容量絶縁膜６と埋込絶縁膜５ａ
とを積層した厚さとなりイオンミリング傷８による絶縁
破壊を防ぐことができる。
【００１７】
【発明の効果】以上説明したように本発明は、絶縁膜
（又は半絶縁性半導体基板）の表面に設けた溝を横断す
る下層電極引出線上に埋込んだ埋込絶縁膜と容量絶縁膜
を介して下層電極引出線と上層電極の周縁端部を交差さ
せることにより、イオンミリング傷による絶縁破壊を防
止して耐圧特性を向上させることができるという効果を
有する。
（又は半絶縁性半導体基板）の表面に設けた溝を横断す
る下層電極引出線上に埋込んだ埋込絶縁膜と容量絶縁膜
を介して下層電極引出線と上層電極の周縁端部を交差さ
せることにより、イオンミリング傷による絶縁破壊を防
止して耐圧特性を向上させることができるという効果を
有する。
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
【図２】従来のＭＩＭキャパシタの第１の例を示す平面
図及びＡ−Ａ′線断面図並びにＢ−Ｂ′線断面図。
図及びＡ−Ａ′線断面図並びにＢ−Ｂ′線断面図。
【図３】従来のＭＩＭキャパシタの第２の例を示す平面
図およびＣ−Ｃ′線断面図。
図およびＣ−Ｃ′線断面図。
１ 半導体基板 ２ 絶縁膜 ３ 溝 ４ 下層電極 ４ａ 下層電極引出線 ５ ＳＯＧ膜 ５ａ 埋込絶縁膜 ６ 容量絶縁膜 ７ 上層電極 ８ イオンミリング傷 ９ 補助絶縁膜
Claims (1)
- 【請求項１】 半導体基板上に形成した絶縁膜又は半絶
縁性半導体基板の表面に形成した溝と、前記絶縁膜又は
半絶縁性半導体基板上に形成した下層電極と、前記下層
電極に接続し且つ前記溝を横断して形成した下層電極引
出線と、前記下層電極引出線を含む前記溝内に埋込んで
形成した埋込絶縁膜と、前記埋込絶縁膜および前記下層
電極を含む表面に形成した容量絶縁膜と、前記容量絶縁
膜上に設けて前記下層電極を含み且つそれよりも広い領
域を覆いその周縁端部が前記溝内の下層電極引出線上を
交差する上層電極を有することを特徴とするＭＩＭキャ
パシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116401A JP2560639B2 (ja) | 1994-05-30 | 1994-05-30 | Ｍｉｍキャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116401A JP2560639B2 (ja) | 1994-05-30 | 1994-05-30 | Ｍｉｍキャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326712A true JPH07326712A (ja) | 1995-12-12 |
| JP2560639B2 JP2560639B2 (ja) | 1996-12-04 |
Family
ID=14686139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6116401A Expired - Fee Related JP2560639B2 (ja) | 1994-05-30 | 1994-05-30 | Ｍｉｍキャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560639B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812364A (en) * | 1996-07-03 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Capacitor |
| US7030443B2 (en) | 2002-08-30 | 2006-04-18 | Matsushita Electric Industrial Co., Ltd. | MIM capacitor |
| JP2009536451A (ja) * | 2006-05-10 | 2009-10-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 金属・絶縁体・金属キャパシタ及びその製造方法 |
| JP2010103140A (ja) * | 2008-10-21 | 2010-05-06 | Seiko Epson Corp | 容量素子及びその製造方法、並びに電気光学装置 |
-
1994
- 1994-05-30 JP JP6116401A patent/JP2560639B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812364A (en) * | 1996-07-03 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Capacitor |
| US7030443B2 (en) | 2002-08-30 | 2006-04-18 | Matsushita Electric Industrial Co., Ltd. | MIM capacitor |
| JP2009536451A (ja) * | 2006-05-10 | 2009-10-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 金属・絶縁体・金属キャパシタ及びその製造方法 |
| JP2010103140A (ja) * | 2008-10-21 | 2010-05-06 | Seiko Epson Corp | 容量素子及びその製造方法、並びに電気光学装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560639B2 (ja) | 1996-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960723 |
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