JPH05343527A - 改善された金属−対−金属アンチヒューズ構造とその作製方法 - Google Patents

改善された金属−対−金属アンチヒューズ構造とその作製方法

Info

Publication number
JPH05343527A
JPH05343527A JP24854792A JP24854792A JPH05343527A JP H05343527 A JPH05343527 A JP H05343527A JP 24854792 A JP24854792 A JP 24854792A JP 24854792 A JP24854792 A JP 24854792A JP H05343527 A JPH05343527 A JP H05343527A
Authority
JP
Japan
Prior art keywords
antifuse
layer
metal
forming
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24854792A
Other languages
English (en)
Inventor
Frank W Hawley
フランク・ダブリユ・ホーリー
John L Mccollum
ジヨン・エル・マツコラム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi SoC Corp
Original Assignee
Actel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Actel Corp filed Critical Actel Corp
Publication of JPH05343527A publication Critical patent/JPH05343527A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 ユーザプログラマブル相互接続素子とアンチ
ヒューズに係わる。 【構成】 金属−対−金属アンチヒューズ構造10が、下
部伝導性アンチヒューズ電極18がその上に形成される基
底絶縁層14内の基台構造16を含む。金属間誘電層20が形
成され平坦化され、この金属間誘電層は、基台の真上の
領域と基台から離れた領域との間で異なった厚さを有す
る。基台領域の真上の金属間誘電層内にアンチヒューズ
区画穴が形成される。適切なアンチヒューズ材料22がこ
の区画穴の中に配置され、上部アンチヒューズ電極24が
そのアンチヒューズ材料22の真上に形成される。別の金
属−対−金属アンチヒューズ構造は、基底絶縁層の真上
に形成された下部伝導性アンチヒューズ電極を含む。そ
の後でアンチヒューズ誘電材料が下部アンチヒューズ電
極の真上に形成され、それに続いてアンチヒューズ材料
層がアンチヒューズ区画穴内に形成され、上部アンチヒ
ューズ電極がそのアンチヒューズ材料の真上に形成され
ている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ユーザプログラマブル
相互接続素子(user-programmable interconnect elemen
t)とアンチヒューズ(antifuse)に係わる。本発明は、更
に特に、集積回路のようなマイクロ回路構造内の2つの
金属相互接続層の間に配置されることが可能な金属−対
−金属アンチヒューズに係わる。
【0002】
【従来の技術】アンチヒューズ構造は、上部アンチヒュ
ーズ電極と下部アンチヒューズ電極として働く、マイク
ロ回路内の2つの金属層の間に配置されることが可能で
ある。こうしたアンチヒューズ構造は、2つの金属層の
間の誘電層内に配置されたスルーホール又は区画穴であ
り、適切なアンチヒューズ材料がその中に入れられてい
る。プラグラミング前には、そのアンチヒューズは上部
電極と下部電極の間に非常に高いインピーダンスを与え
る。プログラミング後は、数百オーム以下のインピーダ
ンスを有する伝導経路が、アンチヒューズ材料内におい
て上部電極と下部電極の間に形成される。
【0003】一方では、金属間容量と未プログラミング
のアンチヒューズ構造の容量を最少化するために、厚い
金属間誘電層を有することが望ましい。他方では、この
目標は、アンチヒューズ構造を製造する可能性と相反す
る。
【0004】PECVD アモルファスシリコンのようなアン
チヒューズ材料を、深く(即ち約0.4 ミクロン以上)且
つ狭幅(即ち約1.5 ミクロン以下)な区画穴の中に配置
する時には、スケーリングの問題が生じることが見出さ
れている。こうしたスケーリングの問題は、そのアンチ
ヒューズ構造における絶縁破壊電圧の低下と電流漏れの
増大として現れる。そのアンチヒューズ区画穴のアスペ
クト比(区画穴の幅対深さの比率)が小さくなるにつれ
て、スケーリングの問題が深刻になる。これは、部分的
には、そのアンチヒューズ区画穴の底部におけるアンチ
ヒューズ材料のステップカバリッジ(step coverage)
(最終厚さ)の減少に起因する。区画穴の深さが増大す
るにつれて、及び/又はその幅が増大するにつれて、そ
のステップカバリッジが低下し、従ってそのスケーリン
グの問題を悪化させる。
【0005】
【発明が解決しようとする課題】本発明によって、改善
されたアンチヒューズ構造が、標準的な区画穴アンチヒ
ューズに見い出される小さなジオメトリーのスケーリン
グ効果を低減させる。本発明の改善されたアンチヒュー
ズ構造は、標準的なアンチヒューズ構造の他の全ての利
点を維持しながらそのアンチヒューズの区画穴の深さを
減少させることによって、こうした小さなジオメトリー
のスケーリング効果を最少化する。
【0006】
【課題を解決するための手段】本発明の第1の側面にお
いて、金属−対−金属アンチヒューズ構造は、下部伝導
性アンチヒューズ電極がその上に形成される基底絶縁層
内の基台構造を含む。金属間誘電層が形成されて平坦化
され、この誘電層は基台の真上の領域と基台から離れた
領域の間で異なった厚さを有する。アンチヒューズ区画
穴が、基台領域の真上の金属間誘電層内に形成される。
適切なアンチヒューズ材料がその区画穴の中に配置さ
れ、上部電極がそのアンチヒューズ材料の真上に形成さ
れる。
【0007】本発明の第2の側面において、アンチヒュ
ーズ用の伝導性下部電極が基底絶縁層の真上に形成され
る。それに続いて、アンチヒューズ誘電材料がその下部
電極の真上に形成され、アンチヒューズ区画穴がそのア
ンチヒューズ誘電材料内に形成される。その後で、アン
チヒューズ材料層がアンチヒューズ区画穴の中に形成さ
れ、上部アンチヒューズ電極がそのアンチヒューズ材料
の真上に形成される。それに続いて上部アンチヒューズ
電極がパターン形成され、エッチング処理が、上部アン
チヒューズ電極とアンチヒューズ材料の非保護部分を除
去するために使用される。その後で金属間誘電層が形成
されて平坦化される。アンチヒューズ区画穴が、上部ア
ンチヒューズ電極に達するまで金属間誘電層内にエッチ
ングされる。上部金属相互接続層が、上部アンチヒュー
ズ電極と接触する形に金属間誘電層の真上に形成され
る。
【0008】
【実施例】当業者は、本発明の以下の説明が単なる例示
のためのもので、何ら限定的なものでないことを理解す
るだろう。この内部説明を読むことによって、本発明の
他の変形例が当業者によって容易に案出されるだろう。
当業者は、本書で開示された構造を作製するために公知
の半導体と材料の加工技術が使用され得ることも理解す
るだろう。開示内容を過剰に複雑化し従って本発明を不
明瞭にすることを避けるために、そうした公知の諸加工
処理はここでは説明されないだろう。
【0009】先ず最初に図1を参照すれば、本発明の第
1の実施例による金属−対−金属アンチヒューズが基台
の上に形成されている。アンチヒューズ10は適切な基板
12の上に配置されている。その基板の伝導特性の故に、
又はその上に重ねられる層の上部接着を促進するため
に、必要に応じて、基板12が誘電層14で被覆されること
が可能である。
【0010】アンチヒューズ10は、基台16を残す適切な
処理(例えばエッチングによる材料の部分的除去)によ
って誘電層14か基板12のどちらかの上に形成された基台
16の真上に配置される。本発明のこの好ましい実施例で
は、基台16は、約0.2 〜0.6ミクロンの高さを、好まし
くは約0.4 ミクロンの高さを有してよい。
【0011】アンチヒューズ10のための下部電極18が、
基台16の真上に形成されている。この好適実施例では、
下部電極18は、約0.3 ミクロンの厚さを持つTiW 層を含
んでもよく、又は別の金属薄膜を含んでもよい。当業者
は、下部電極18が、集積回路のようなマイクロ回路内の
金属相互接続層の一部分であってもよいことを理解する
だろう。
【0012】金属間誘電層20が下部電極18の真上に位置
し、この誘電層が約0.2 〜0.6 ミクロンの厚さ、好まし
くは約0.4 ミクロンの厚さを基台16の上方に有し、且つ
約0.6 〜1.0 ミクロンの厚さ、好ましくは約0.8 ミクロ
ンの厚さを基台16から離れた領域内に有するように平坦
化されている。
【0013】アンチヒューズ区画穴が金属間誘電層20の
中に形成され、アンチヒューズ材料層22が、下部電極18
と接触する形でその区画穴の中に配置される。この好適
実施例では、アンチヒューズ材料22は、約0.1 〜0.5 ミ
クロンの厚さ、好ましくは約0.15ミクロンの厚さを有す
るアモルファスシリコン層を含んでよい。当業者は、他
の既知のアンチヒューズ材料が本発明のアンチヒューズ
を形成するために使用可能であることを理解するだろ
う。
【0014】上部アンチヒューズ電極24が、金属間誘電
層20とアンチヒューズ材料22の上に配置される。この好
適実施例では、上部電極24は、約0.1 〜0.5 ミクロンの
厚さを有するTiW 層又は他の金属薄膜を含んでよい。ア
ルミニウムのような相互接続材料層26を、当業で公知で
あるように金属相互接続層として働くように、TiW 層の
真上に配置してもよい。
【0015】さて図2a〜図2dでは、本発明による作製プ
ロセスが、その作製プロセス中の選択された各時点にお
けるアンチヒューズ構造の段階的な横断面図を使用して
説明される。図2aに示されるように、この作製プロセス
は、誘電層14又は基板12の上に基台16を形成することに
よって開始する。当業者に理解できるように、基台16の
領域を適切なフォトマスク30によってマスキングし、そ
の後で従来のエッチング処理を用いて絶縁層14の露出領
域をエッチングすることによって、基台16を形成しても
よい。図2aは、基台の形成後であるがフォトマスク30の
除去前である、結果的に得られた構造を示している。
【0016】さて図2bによれば、第1の金属層18が絶縁
層14の表面上に形成され、この第1の金属層18の一部分
は基台16の頂部上に位置する。この第1の金属層18の一
部分は、下部アンチヒューズ電極として働くだろう。そ
の後で、適切な公知加工技術を用いて第1の金属層18を
画定する。第1の金属層18は、約0.1 〜0.5 ミクロン
の、好ましくは約0.3 ミクロンの厚さを有するTiW 層を
含んでよく、他の金属薄膜を含んでもよい。
【0017】その次に金属間誘電層20を、公知の加工技
術を使用して形成し平坦化する。金属間誘電層20は平坦
化後に、基台16の真上においては、約0.2 〜0.6 ミクロ
ンの厚さを、好ましくは約0.4 ミクロンの厚さを有し、
且つ基台16の真上の領域を除くその他の領域において
は、約0.6 〜1.0 ミクロンの厚さを、好ましくは約0.8
ミクロンの厚さを有するように形成された、PECVD 二酸
化シリコンの層を含むことが可能である。
【0018】さて図2cによれば、アンチヒューズ区画穴
は、平坦化された金属間誘電層20の中に形成され、アン
チヒューズ材料層22がその中にも形成される。本発明の
この好適実施例では、アンチヒューズ材料層22は、約0.
1 〜0.5 ミクロンの厚さを有するアモルファスシリコン
層を含んでよい。当業者は、アンチヒューズ材料層22を
形成する前に、アンチヒューズ区画穴の縁部を丸めるこ
とが有利だろうということを理解するだろう。これを、
ウェットエッチング又はレジスト腐食ドライエッチング
のような公知技術を使用して行うことが可能である。
【0019】上部電極24をアンチヒューズ材料層22の頂
部の真上に形成し、この上部電極24は、約0.1 ミクロン
の厚さを有するTiW 層を含んでよい。上部電極24とアン
チヒューズ材料層22を、フォトマスク32を含む従来の加
工処理を使用してパターン形成し画定する。図2cは、上
部電極24とアンチヒューズ材料層22を画定するために使
用するフォトマスク32を取り除く前に得られる、これら
の処理の実施の結果としての構造を示す。
【0020】さて図2dに示されるように、第2の金属層
26が、金属間誘電層20と上部アンチヒューズ電極24の真
上に形成し画定される。この好適実施例では、この第2
の金属層26は、約0.1 〜0.3 ミクロンの厚さを有するTi
W 層を含んでよいが、当業者は他の金属薄膜と厚さが使
用可能であることを理解するだろう。約0.4 〜1.0 ミク
ロンの、好ましくは約0.8 ミクロンの厚さを有する、ア
ルミニウムのような金属の層28を、金属相互接続層とし
て働かせるために、TiW 層26の上に形成してもよい。ア
ンチヒューズ10を含む構造を完成させるために、従来の
バックエンド処理(back-end processing) を使用してよ
い。
【0021】上記の説明から、当業者は、標準的な二重
金属CMOS処理(double-metal CMOS process) で使用する
金属化シーケンスの一部として、アンチヒューズ10を作
製してもよいことを理解するだろう。その区画穴を、前
記プロセスにおける金属間接触スルーホールと同時に形
成してよく、下部と上部のアンチヒューズ電極を、第1
と第2の金属層の形成及び画定と同時に形成してよい。
本発明のアンチヒューズを形成するために必要な追加の
工程は、従来のマスキング及びエッチングシーケンスの
使用による基台16の形成と、同様のマスキング及びエッ
チング処理の使用によるアンチヒューズ層22と上部アン
チヒューズ電極24の形成だけである。
【0022】さて図3では、本発明の第2の実施例によ
る金属−対−金属アンチヒューズが、断面図の形で示さ
れている。本発明の第1の実施例のアンチヒューズ10と
同様に、アンチヒューズ40を適切な基板12の上に配置す
る。その基板12の伝導特性の故に、又はその上に重ねら
れる層の上部接着を促進するために、必要に応じて、基
板12を誘電層14で被覆することが可能である。
【0023】アンチヒューズ40のための下部電極18を、
誘電層14の表面上に形成する。この好適実施例では、下
部電極18は、約0.3 ミクロンの厚さを有するTiW 層又は
他の金属薄膜を含んでよい。
【0024】アンチヒューズ誘電層42を、第1の金属層
18の真上に配置する。この好適実施例では、アンチヒュ
ーズ誘電層42を、約0.1 ミクロンの厚さを有するPECVD
二酸化シリコンから形成してよい。アンチヒューズ区画
穴をアンチヒューズ誘電層42内に形成し、アンチヒュー
ズ材料層22をアンチヒューズ区画穴内に形成して画定す
る。ここで開示された第1の実施例の場合と同じく、ア
ンチヒューズ材料22は約0.1 〜0.5 ミクロンの厚さ、好
ましくは約0.2 ミクロンの厚さを有するアモルファスシ
リコン層を含んでよく、又は様々な他の公知のアンチヒ
ューズ材料を含んでよい。好ましくは約0.3 ミクロンの
厚さを有するTiW 層を含む上部アンチヒューズ電極44
を、アンチヒューズ材料層22の真上に形成する。
【0025】金属間誘電層20をアンチヒューズ誘電層42
と上部アンチヒューズ電極44の真上に配置し、この金属
間誘電層20を、上部アンチヒューズ電極44の上方では約
0.5〜0.9 ミクロンの、好ましくは約0.7 ミクロンの厚
さを有するように平坦化する。
【0026】上部アンチヒューズ電極44に通じるアンチ
ヒューズ接触穴を、金属間誘電層20内に形成する。第2
の金属層46を、金属間誘電層20とアンチヒューズ材料層
22の真上に配置する。この好適実施例では、第2の金属
層が、約0.1 〜0.3 ミクロンの厚さを有するTiW 層46又
は他の金属薄膜を含んでよく、アルミニウムのような相
互接続材料48を、当業は公知であるように金属相互接続
層として働くように、金属層46の真上に配置することが
可能である。
【0027】ここで図4a〜図4dによって、本発明による
作製プロセスが、その作製プロセス中の選択された各時
点におけるアンチヒューズ構造の段階的な横断面図を使
用して説明される。図4aに示されるように、この作製プ
ロセスは、誘電層14又は基板12の表面上に下部アンチヒ
ューズ電極18を形成することによって開始される。アン
チヒューズ誘電層42を下部アンチヒューズ電極18上に形
成し、フォトマスク50をアンチヒューズ誘電層42上に置
く。アンチヒューズ誘電層42内にアンチヒューズ区画穴
52を形成するために、フォトマスク50を使用する。図4a
は、フォトマスク50の除去前の、アンチヒューズ区画穴
の形成後の結果として得られた構造を示している。
【0028】さて図4bに示されるように、アンチヒュー
ズ材料層22をアンチヒューズ誘電材料42の真上に且つア
ンチヒューズ区画穴52内に形成する。第1の実施例と同
じく、アンチヒューズ材料層22は、約1.5 ミクロンの厚
さを有するアモルファスシリコン層を含んでよい。その
後で、上部電極44をアンチヒューズ材料層22の真上に形
成する。上部電極44は、約0.3 ミクロンの厚さを有する
TiW 層を含んでよい。
【0029】フォトマスク54を上部電極44の表面上に置
き、上部電極44とアンチヒューズ材料層22の画定のため
のエッチング処理のためのマスクとして使用する。図4b
は、フォトマスク54の除去前の、上部電極44とアンチヒ
ューズ材料層22の画定後の結果として得られる構造を示
している。
【0030】さて図4cに示されるように、公知の加工技
術を使用して、その構造の表面上に金属間誘電層20を形
成し平坦化する。フォトマスク56を金属間誘電層20の表
面上に置き、アンチヒューズ接触穴58を金属間誘電層20
の中にエッチングするためのマスクとして使用する。当
業者は、フォトマスク56が、金属間接触スルーホールを
形成するために二重金属CMOS処理で既に使用したフォト
マスクであってよいことを理解するだろう。
【0031】さて図4dに示されるように、フォトマスク
56を取り除き、層46と層48を含む第2の金属相互接続層
を、従来の金属化処理を使用して形成し画定する。アン
チヒューズ40を含む構造を完成させるために、従来のバ
ックエンド処理を使用してよい。
【0032】上記の説明から、当業者は、標準的な二重
金属CMOS処理で使用する金属化シーケンスの一部として
アンチヒューズ40を作製してもよいということを理解す
るだろう。そのマイクロ回路の第1の金属相互接続層の
一部分として、下部アンチヒューズ電極18を形成しても
よい。前記処理において金属間接触スルーホールと同時
にアンチヒューズ接触穴58を形成することが可能であ
る。本発明のアンチヒューズを形成するために必要な追
加の工程は、従来の加工技術の使用によるアンチヒュー
ズ誘電層42とアンチヒューズ区画穴52の形成と、従来の
処理の使用によるアンチヒューズ層42と上部電極44の形
成と画定だけである。
【0033】本発明のこの好適実施例が開示されたが、
当業者は、この内部開示内容と図面の検討から、本発明
の他の実施例を形成することが可能だろう。こうした他
の実施例は、添付のクレームの範囲によってだけ限定さ
れなければならない本発明の範囲の中に含まれることが
意図される。
【図面の簡単な説明】
【図1】本発明の第1の実施例によって作製された金属
−対−金属アンチヒューズの横断面図である。
【図2a】図1に示されたアンチヒューズの、本発明の
好ましい実施例による作製の第1の段階を図解する横断
面図である。
【図2b】図1に示されたアンチヒューズの、本発明の
好ましい実施例による作製の第2の段階を図解する横断
面図である。
【図2c】図1に示されたアンチヒューズの、本発明の
好ましい実施例による作製の第3の段階を図解する横断
面図である。
【図2d】図1に示されたアンチヒューズの、本発明の
好ましい実施例による作製の第4の段階を図解する横断
面図である。
【図3】本発明の第2の実施例によって作製された金属
−対−金属アンチヒューズの横断面図である。
【図4a】図3に示されたアンチヒューズの、本発明の
好適実施例による作製の第1の段階を図解する横断面図
である。
【図4b】図3に示されたアンチヒューズの、本発明の
好適実施例による作製の第2の段階を図解する横断面図
である。
【図4c】図3に示されたアンチヒューズの、本発明の
好適実施例による作製の第3の段階を図解する横断面図
である。
【図4d】図3に示されたアンチヒューズの、本発明の
好適実施例による作製の第4の段階を図解する横断面図
である。
【符号の説明】
10、40 アンチヒューズ 12 基板 14 誘電層 16 基台 18 下部アンチヒューズ電極 20 金属間誘電層 22 アンチヒューズ材料層 24、44 上部アンチヒューズ電極 26 相互接続材料層 28 金属層 30、32、50、54、56 フォトマスク 42 アンチヒューズ誘電層 52 アンチヒューズ区画穴 58 アンチヒューズ接触穴

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 金属−対−金属アンチヒューズの作製の
    ための方法であって、基板表面上の絶縁層内に基台を形
    成する段階と、金属相互接続層として働き、且つ前記基
    台上に配置されたその金属層の一部分が下部アンチヒュ
    ーズ電極を含む第1の金属層を形成し画定する段階と、
    金属間誘電層を形成し平坦化する段階と、前記金属間誘
    電層内にアンチヒューズ区画穴を形成する段階と、前記
    アンチヒューズ区画穴内にアンチヒューズ材料層を形成
    し画定する段階と、金属相互接続層として働き、且つ前
    記アンチヒューズ材料層の真上に配置されたその金属層
    の一部分が上部アンチヒューズ電極を含む第2の金属層
    を形成し画定する段階とを含む方法。
  2. 【請求項2】 更に、前記アンチヒューズ材料層の形成
    の前に前記アンチヒューズ区画穴の縁部を丸める段階も
    含む請求項1に記載の方法。
  3. 【請求項3】 金属−対−金属アンチヒューズの作製の
    ための方法であって、基板表面上の絶縁層内に基台を形
    成する段階と、前記基台上に位置したその金属層の少な
    くとも一部分が下部アンチヒューズ電極を含む第1の金
    属層を形成し画定する段階と、金属間誘電層を形成し平
    坦化する段階と、前記金属間誘電層内にアンチヒューズ
    区画穴を形成する段階と、前記金属間誘電層の真上にア
    ンチヒューズ材料層を形成する段階と、前記アンチヒュ
    ーズ材料層の真上に上部アンチヒューズ電極を形成する
    段階と、前記上部アンチヒューズ電極及び前記アンチヒ
    ューズ材料層を実質的に前記アンチヒューズ区画穴の真
    上に画定する段階と、その金属層の少なくとも一部分が
    前記上部アンチヒューズ電極の真上に配置される第2の
    金属層を形成し画定する段階を前記方法。
  4. 【請求項4】 更に、前記アンチヒューズ材料層の形成
    の前に前記アンチヒューズ区画穴の縁部を丸める段階も
    含む請求項3に記載の方法。
  5. 【請求項5】 前記基台が約0.2 〜0.6 ミクロンの高さ
    に形成され、前記金属間誘電層が、前記基台の真上の領
    域では約0.4 ミクロンの厚さに、且つ前記基台から離れ
    た領域では約0.8 ミクロンの厚さに形成される請求項3
    に記載の方法。
  6. 【請求項6】 金属−対−金属アンチヒューズの作製の
    ための方法であって、前記方法が、約0.2 〜0.6 ミクロ
    ンの高さを有する基台を基板表面上の絶縁層内に形成す
    る段階と、金属相互接続層として働き、且つ前記基台上
    に配置されたその金属層の一部分が下部アンチヒューズ
    電極を含む第1の金属層を形成し画定する段階と、前記
    基台の真上の領域では約0.4 ミクロンの厚さを有し且つ
    前記基台から離れた領域では約0.8 ミクロンの厚さを有
    する金属間誘電層を形成し平坦化する段階と、前記金属
    間誘電層内にアンチヒューズ区画穴を形成する段階と、
    前記金属間誘電層の上にアンチヒューズ材料層を形成す
    る段階と、前記アンチヒューズ材料層の真上に上部アン
    チヒューズ電極を形成する段階と、前記上部アンチヒュ
    ーズ電極及び前記アンチヒューズ材料層を実質的に前記
    アンチヒューズ区画穴の真上に画定する段階と、金属相
    互接続層として働き、且つその金属層の一部分が前記上
    部アンチヒューズ電極の真上に配置される第2の金属層
    を形成し画定する段階を含む方法。
  7. 【請求項7】 更に、前記アンチヒューズ材料層の形成
    の前に前記アンチヒューズ区画穴の縁部を丸める段階も
    含む請求項6に記載の方法。
  8. 【請求項8】 金属−対−金属アンチヒューズの作製の
    ための方法であって、基板上の基底絶縁層の上に下部ア
    ンチヒューズ電極を形成する段階と、前記下部アンチヒ
    ューズ電極の真上にアンチヒューズ誘電層を形成する段
    階と、前記アンチヒューズ誘電層内にアンチヒューズ区
    画穴を形成する段階と、前記アンチヒューズ区画穴内に
    アンチヒューズ材料層を形成する段階と、前記アンチヒ
    ューズ材料層の真上に上部アンチヒューズ電極を形成す
    る段階と、前記アンチヒューズ材料層及び前記上部アン
    チヒューズ電極を画定する段階と、金属間誘電層を形成
    し平坦化する段階と、前記金属間誘電層内にアンチヒュ
    ーズ接触穴を形成する段階とを含む前記方法。
  9. 【請求項9】 更に、前記アンチヒューズ区画穴の形成
    後に前記アンチヒューズ区画穴の縁部を丸める段階も含
    む請求項8に記載の方法。
  10. 【請求項10】 前記金属間誘電層が、前記上部アンチ
    ヒューズ電極の真上では約0.5 〜0.7 ミクロンの厚さに
    形成され平坦化される請求項8に記載の方法。
  11. 【請求項11】 金属−対−金属アンチヒューズの作製
    のための方法であって、その少なくとも一部分が下部ア
    ンチヒューズ電極を含む第1の相互接続層を、基板上の
    基底絶縁層の真上に形成する段階と、前記下部アンチヒ
    ューズ電極を含む前記第1の相互接続層の少なくとも一
    部分の上に、アンチヒューズ誘電層を形成する段階と、
    前記下部アンチヒューズ電極の真上の前記アンチヒュー
    ズ誘電層内にアンチヒューズ区画穴を形成する段階と、
    前記アンチヒューズ区画穴内にアンチヒューズ材料層を
    形成する段階と、前記アンチヒューズ材料層の真上に上
    部アンチヒューズ電極を形成する段階と、前記アンチヒ
    ューズ材料層及び前記上部アンチヒューズ電極を画定す
    る段階と、金属間誘電層を形成し平坦化する段階と、前
    記上部アンチヒューズ電極に通じるアンチヒューズ接触
    穴を前記金属間誘電層内に形成する段階と、前記上部ア
    ンチヒューズ電極と接触する第2の相互接続層を、前記
    金属間誘電層と前記アンチヒューズ接触穴の真上に形成
    する段階を含む方法。
  12. 【請求項12】 更に、前記アンチヒューズ区画穴の形
    成後に前記アンチヒューズ区画穴の縁部を丸める段階も
    含む請求項11に記載の方法。
  13. 【請求項13】 基板上に配置されたマイクロ回路構造
    内の金属−対−金属アンチヒューズであって、前記基板
    の真上に配置され且つ前記基板から絶縁された基台と、
    前記基台上に配置され、且つ前記マイクロ回路内の第1
    の金属相互接続層の一部分を含む下部アンチヒューズ電
    極と、前記第1の金属相互接続層の真上に配置され、且
    つ前記下部アンチヒューズ電極に通じるアンチヒューズ
    区画穴がその中に配置された金属間誘電層と、前記アン
    チヒューズ区画穴内に配置されたアンチヒューズ材料層
    と、前記アンチヒューズ材料層の真上に配置され且つ第
    2の金属相互接続層の一部分を含む上部アンチヒューズ
    電極とを含む金属−対−金属アンチヒューズ。
  14. 【請求項14】 基板上に配置されたマイクロ回路構造
    内の金属−対−金属アンチヒューズであって、前記基板
    の真上に配置されてあって前記基板から絶縁され、且つ
    前記マイクロ回路構造内の第1の金属相互接続層の一部
    分を含む下部アンチヒューズ電極と、前記下部アンチヒ
    ューズ電極の真上に配置され、且つアンチヒューズ区画
    穴をその内部に有するアンチヒューズ誘電層と、前記ア
    ンチヒューズ誘電層の真上と前記アンチヒューズ区画穴
    内に配置されたアンチヒューズ材料層と、前記アンチヒ
    ューズ材料層の真上に配置された上部アンチヒューズ電
    極と、前記アンチヒューズ誘電層と前記アンチヒューズ
    材料層と前記上部アンチヒューズ電極の真上に配置さ
    れ、且つ前記上部アンチヒューズ電極に通じたアンチヒ
    ューズ接触穴をその中に有する金属間誘電層と、前記金
    属間誘電層の真上に配置された、その金属層の一部分が
    前記アンチヒューズ接触穴内に配置され且つ前記上部ア
    ンチヒューズ電極に接触している第2の金属相互接続層
    を含む金属−対−金属アンチヒューズ。
JP24854792A 1991-08-26 1992-08-25 改善された金属−対−金属アンチヒューズ構造とその作製方法 Pending JPH05343527A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US74986691A 1991-08-26 1991-08-26
US749866 1991-08-26

Publications (1)

Publication Number Publication Date
JPH05343527A true JPH05343527A (ja) 1993-12-24

Family

ID=25015546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24854792A Pending JPH05343527A (ja) 1991-08-26 1992-08-25 改善された金属−対−金属アンチヒューズ構造とその作製方法

Country Status (3)

Country Link
EP (1) EP0529820B1 (ja)
JP (1) JPH05343527A (ja)
DE (1) DE69209939T2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780323A (en) 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5614756A (en) 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5468680A (en) * 1994-03-18 1995-11-21 Massachusetts Institute Of Technology Method of making a three-terminal fuse
US5572050A (en) * 1994-12-06 1996-11-05 Massachusetts Institute Of Technology Fuse-triggered antifuse
US5789764A (en) * 1995-04-14 1998-08-04 Actel Corporation Antifuse with improved antifuse material
KR100252447B1 (ko) 1995-06-02 2000-04-15 아르므 엠. 무센 융기된텅스텐플러그앤티퓨즈및제조공정

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914055A (en) * 1989-08-24 1990-04-03 Advanced Micro Devices, Inc. Semiconductor antifuse structure and method
US5006673A (en) * 1989-12-07 1991-04-09 Motorola, Inc. Fabrication of pad array carriers from a universal interconnect structure

Also Published As

Publication number Publication date
DE69209939D1 (de) 1996-05-23
DE69209939T2 (de) 1996-10-31
EP0529820B1 (en) 1996-04-17
EP0529820A1 (en) 1993-03-03

Similar Documents

Publication Publication Date Title
JP3027195B2 (ja) 隆起タングステンプラグ アンチヒューズ及びその製造方法
US5576576A (en) Above via metal-to-metal antifuse
JPS59104131A (ja) 半導体装置の製造方法
US6313026B1 (en) Microelectronic contacts and methods for producing same
JPH0214552A (ja) 半導体装置内の下方レベルの金属に接触するように少なくとも1つの付加的なレベルの金属相互接続を形成するための方法
KR100326979B1 (ko) 캐패시터형성방법및그캐패시터구조체
JPH0645274A (ja) 集積回路においてコンタクトビアを製造する方法
US6538301B1 (en) Semiconductor device and method with improved flat surface
EP1384264B1 (en) Metal-to-metal antifuse structure and fabrication method
US6444502B1 (en) Method for forming strapless anti-fuse structure
US6150206A (en) Methods of forming integrated circuit capacitors using trench isolation and planarization techniques
JPH1074834A (ja) 半導体装置及びその製造方法
JPH05343527A (ja) 改善された金属−対−金属アンチヒューズ構造とその作製方法
US6107686A (en) Interlevel dielectric structure
US5913126A (en) Methods of forming capacitors including expanded contact holes
KR100445506B1 (ko) 반도체장치의 제조방법
US6803301B2 (en) Fuse configuration with modified capacitor border layout for a semiconductor storage device
US7018903B2 (en) Method of forming semiconductor device with capacitor
JPH1012722A (ja) 半導体装置
US7598137B2 (en) Method for manufacturing semiconductor device including MIM capacitor
JPH0992786A (ja) Mimキャパシタ並びに同キャパシタおよび配線の形成方法
US7153756B1 (en) Bonded SOI with buried interconnect to handle or device wafer
JPH11233624A (ja) 半導体装置及びその製造方法
US20030092247A1 (en) Process of Fabricating An Anti-Fuse For Avoiding A Key Hole Exposed
JPH08264653A (ja) アンチヒューズ素子およびその製造方法