KR100326979B1 - 캐패시터형성방법및그캐패시터구조체 - Google Patents

Abstract

본 발명은 산화물 유전층 내에 캐패시터의 하부 도체판으로서 사용되는 하부 도전층을 노출시키기 위한 개구부를 형성하는 단계와, 캐패시터 전극을 형성하기 위하여 텅스텐과 같은 전극 물질을 이 개구부에 증착하여 개구부를 채우고 그렇게 채워진 개구부를 화학/기계적으로 연마하여 평탄하게 하는 단계와, 상기 캐패시터 전극 위에 산화물 캐패시터 유전체를 증착한 다음 캐패시터 전극 영역을 덮고 있는 유전체를 남기고 나머지를 제거하기 위해 포토레지스트로 캐패시터 유전체를 패터닝하는 단계와, 상기 포토레지스트를 제거하는 단계와, 상기 캐패시터의 상부 도체판으로서 동작하는 캐패시터 유전체의 상부에 상부 도전층을 부가하는 단계를 포함하는, 반도체 소자 내에 캐패시터를 제조하기 위한 방법을 제공하는 것이다. 상기 단계들을 반복하여 반도체 소자 내에 다중의 캐패시터층을 형성할 수 있다.

Description

캐패시터 형성 방법 및 그 캐패시터 구조체{METAL TO METAL CAPACITOR AND METHOD FOR PRODUCING SAME}

본 발명은 반도체 소자, 전자 패키지(electronic package), 혹은 그 밖의 하나 이상의 수직으로 적층된 박막 도체 배선면을 갖는 구조에 관한 것이다. 특히, 본 발명은 이러한 소자에 사용되는 캐패시터와 그 캐패시터를 제조하기 위한 방법에 관한 것이다.

통상적으로, 반도체 소자는 다수의 도체 배선 레벨층을 포함한다. 리소그래픽의 크기가 감소하고 반도체 소자의 집적도가 증가함에 따라, 이들 구조들은 점점 더 평평해져 가고 있다. 이러한 경향은 대부분의 주요 반도체 제조업체에 의하여서브 0.25 미크론 영역에서도 계속되고 있다.

이러한 반도체 산업 경향에 있어 발생하는 단점 중 하나는 기생 배선 캐패시턴스(parasitic wiring capacitance)를 감소시키기 위하여 불가피하게 유전층의 두께를 비교적 두껍게 한 것이 결과적으로 제조하고자 하는 도체-도체 캐패시터의 결합을 매우 공간 집약적으로 한다는 점이다. 이러한 단점은 평평하게 된 유전층 의 두께가 일정하지 않음으로 인한 열악한 캐퍼시턴스 트랙킹(tracking) 현상과 함께 반도체 제조 업계에 문제가 되고 있다. 많은 회로의 응용에 있어 용량성 소자들은 중요하다. 단위 면적당 용량을 크게 하는 것이 비용 절감의 설계를 위한 관건이 된다.

종래의 박막 캐패시터 소자는 에칭된 금속 도체판의 불규칙성으로 인한 캐패시터 유전층 결함과, 도체판 에지(edge)에서의 유전층 결함과, 도전성 찌꺼기로 인한 도체판 부근의 누설 때문에 만족스럽지 않았다.

본 발명의 목적은 신뢰성있게 효과적으로 동작하는 반도체 캐패시터 소자를 제공하는 것이다.

본 발명의 다른 목적은 구현하기 쉬우며 제조시 전체 프로세싱 시간이 현저히 증가하지 않는, 반도체 소자 내에 캐패시터를 제조하기 위한 방법을 제공하는 것이다.

본 발명은 산화물 유전층 내에 캐패시터의 하부 도체판으로 사용되는 하부 도전층을 노출시키기 위한 개구부(openings)를 형성하는 단계와, 캐패시터 전극을형성하기 위하여 텅스텐과 같은 전극 물질을 이 개구부에 증착하여 개구부를 채우고 다 채워진 개구부 상면을 화학/기계적으로 연마하여 평탄하게 하는 단계와, 캐패시터 전극 위에 산화물 캐패시터 유전체를 증착한 다음 캐패시터 전극 영역을 덮고 있는 유전체를 남기고 나머지를 제거하기 위하여 포토레지스트를 사용하여 캐패시터 유전체를 패터닝하는 단계와, 상기 포토레지스트를 제거하는 단계와, 상기 캐패시터의 상부 도체판으로서 동작하는 캐패시터 유전체의 상부에 상부 도전층을 부가하는 단계를 포함하는, 반도체 소자 내 캐패시터 제조 방법을 제공하는 것이다. 상기 단계들을 반복하여 반도체 소자 내에 다중의 캐패시터층을 형성할 수 있다.

전술한 방법은 구현하기 쉬우며 적은 비용으로 행해질 수 있다. 상기 방법에 의해 제조된 캐패시터는 신뢰성이 있으며 효과적이다. 따라서, 금속-금속 캐패시터 제조 프로세스의 공지된 결점들이 방지된다. 더욱이, 칩에 걸쳐 캐퍼시턴스 트래킹이 개선된다.

도 1은 본 발명의 방법에서의 단계를 도시하는 도면.

도 2는 본 발명의 방법에서의 다른 단계를 도시하는 도면.

도 3은 본 발명의 방법에서의 다른 단계를 도시하는 도면.

도 4는 본 발명의 방법에서의 다른 단계를 도시하는 도면.

도 5는 본 발명의 방법을 요약한 흐름도.

본 발명은 첨부된 도면을 참조하면 더욱 이해하기 쉽다. 도 1은 본 발명의 방법에 있어서 제1 단계를 도시한다. 도 1은, 당업자에게 널리 알려진 상보형 금속 산화물 반도체("CMOS") 프로세싱(혹은 그 밖의 반도체 또는 박막 배선 프로세스)이 발전하여, 하부 도전층(10)이 하부 레벨(a lower level)(12)을 형성한다는 점을 이용하고 있다. 하부 레벨(12) 위에 산화물 유전층(14)이 있다. 이 산화물 유전층(14) 위에는 포토레지스트층(16)이 있다. 도 1에 도시하는 바와 같이, 패터닝된 포토레지스트층(16)을 통하여 산화물 유전층(14)을 "관통하여 제거(cuttingthrough)"함으로써 하나 또는 그 이상의 산화물 개구부(18, 20)를 형성한다. 이때 산화물 유전층(14)을 제거할 때에는 산화물 개구부(18, 20)의 기저부에 도전층(10)이 노출되도록 한다. 본 발명의 바람직한 실시예에 있어서, 상기 도전층(10)은 알루미늄이다. 도전층에 적합한 다른 물질은 구리, 텅스텐, 금, 단결정 실리콘, 다결정 실리콘, 혹은 티타늄 실리사이드(titanium silicide)와 같은 실리콘 합금이다. 본 발명의 바람직한 실시예에 있어서, 산화물 개구부(18, 20)는 반응성 이온 에칭(reactive ion etch) 프로세스로 생성된다.

이제 도 2를 참조하면, 산화물 개구부(18, 20)는 레벨간 비아(an inter-level via)(22) 혹은 캐패시터 전극(24) 중 어느 것으로도 사용될 수 있다. 레벨간 비아(22)와 같은 비아 개구부를 형성하는 공정은 통상의 제조 공정에서 이미 사용되고 있으므로, 본 발명을 구현하기 위하여 그 공정을 다시 만들 필요는 없다. 도 2에서, 산화물 개구부(18, 20)는 텅스텐으로 채워진다. 본 발명의 바람직한 실시예에 있어서, 텅스텐은 캐패시터 전극(24)으로 사용된다. 캐패시터 전극 물질로서 적합한 다른 물질들은 알루미늄, 구리, 혹은 쉽게 평탄화되는 다른 도체 물질이다. 이후, 상부면(26)을 화학/기계적 연마에 의해 평탄화한다. 이러한 연마는 평탄한(smooth) 캐패시터 전극(24)을 제공하고, 텅스텐과 유전층 사이에 있는 계면 불연속성을 최소화시킨다.

도 3은 본 발명의 다음 단계를 도시한다. 도 3에 도시하는 바와 같이, 상부면(26) 상에 산화물 캐패시터 유전체(30)를 증착한다. 본 발명의 바람직한 실시예에 있어서, 산화물 캐패시터 유전체(30)는 실리콘 이산화물이다. 산화물 캐패시터유전체(30)는 임의의 두께를 지니는 임의의 단일 유전체 혹은 합성 유전체로 형성될 수 있다. 본 발명의 바람직한 실시예에 있어서, 캐패시터 유전체의 두께는 300 내지 1800 옹스트롱이다. 다른 적절한 산화물 캐패시터 유전체(30) 물질의 예로서 실리콘 질화물 및 실리콘 산화질화물(silicon oxy-nitride)을 들 수 있지만, 이에 한정되는 것은 아니다. 상부면(26)을 연마함으로써 산화물 캐패시터 유전체(30)와 캐패시터 전극(24)간의 결합이 강하고 적절하게 된다. 다음에, 포토레지스트(32)를 산화물 캐패시터 유전체(30) 층 위에 도포한다. 포토레지스트(32)를 패터닝하여 산화물 캐패시터 유전체(30)가 캐패시터 전극(24)을 완전히 덮게 한다. 이후, 포토레지스트(32)를 제거한다.

도 4에 도시하는 바와 같이, 패터닝된 산화물 캐패시터 유전체(30) 위에 도체 물질을 증착함으로써 제2 도전층(40)을 형성한다. 제2 도전층(40)은 제2 캐패시터 전극의 하부 도체판을 형성할 수 있다. 이 제2 도전층(40)은 또한 하부 레벨(12)로서 도전층(10)으로 형성된 캐패시터(42)의 상부 도체판으로서 동작한다.

도 5는 본 발명의 방법의 흐름도이다.

본 발명의 방법은 적은 비용으로 구현될 수 있다. 또한, 본 발명의 방법은 금속-금속 캐패시터 제조 프로세스에 나타난 결점들을 극복할 수 있다. 또한, 칩 간의 캐패시터 트랙킹을 개선할 수 있다. 또한, 캐패시터의 수율이 향상되었다. 예를 들면, 1000 옹스트롱의 실리콘 이산화물 유전체에 대해 600 곳 이상의 캐패시터에서 100%의 1 볼트 수율과 99.6%의 40 볼트 수율이 달성되었다.

본 발명은 특정한 실시예로서 기술되었다. 당업자라면 본 발명의 기술적 사상의 범위를 벗어나지 않고 변형할 수 있음은 당연하다. 따라서, 본 발명은 이하 청구항 및 그 균등 범위에 의해서만 제한된다.

따라서, 본 발명에 의해 신뢰성있게 효과적으로 동작하는 반도체 캐패시터 소자가 제공된다.

또한, 구현하기 쉬우며 제조시 전체 프로세싱 시간이 현저히 증가하지 않는, 반도체 소자 내에 캐패시터를 제공하기 위한 방법이 제공된다.

Claims (18)

1. 반도체 소자 또는 박막 배선 구조체 내에 캐패시터를 형성하기 위한 방법에 있어서,

   산화물 유전층 내에 개구부를 형성하되, 그 개구부의 기저부에 있는 하부 도체 레벨이 노출될 때까지 하나 또는 그 이상의 개구부를 형성하는 단계와,

   캐패시터 전극으로 사용하기 위하여 각각의 산화물 개구부에 캐패시터 전극 물질을 증착하여 그 개구부를 채우고 다 채워진 개구부의 표면을 평평하게 하기 위하여 산화물 개구부의 상부면을 평평하게 만드는 단계와,

   평평하게 된 표면 위에, 유전체 물질이 캐패시터 전극과 물리적으로 접촉하도록, 유전체 물질을 증착하는 단계와,

   포토레지스트가 각각의 캐패시터 전극을 덮을 수 있도록, 상기 유전체 물질 위에 포토레지스트를 도포하고 패터닝하는 단계와,

   패터닝된 유전층을 형성하기 위하여, 포토레지스트를 사용하여 유전체 물질을 패터닝하는 단계와,

   상기 포토레지스트를 제거하는 단계와,

   상기 패터닝된 유전체 물질의 상부에 상부 도체 레벨을 도포하는 단계

   를 포함하는 캐패시터 형성 방법.
2. 제1항에 있어서, 상기 캐패시터 전극 물질은 텅스텐으로 이루어진 캐패시터형성 방법.
3. 제1항에 있어서, 상기 평평하게 만드는 단계는 화학/기계적 연마에 의해 수행되는 캐패시터 형성 방법.
4. 제1항에 있어서, 상기 유전체 물질은 두께가 300 내지 1800 옹스토롱인 캐패시터 형성 방법.
5. 패터닝된 제1 도전층과,

   상기 패터닝된 제1 도전층 상의 유전층과,

   상기 절연층 상의 패터닝된 제2 도전층－상기 유전층은 상기 패터닝된 제1 도전층과 상기 패터닝된 제2 도전층의 사이에 바로 위치하고, 상기 절연층은 상기 패터닝된 제1 도전층과 상기 패터닝된 제2 도전층 사이에서 적어도 하나의 비아를 포함하고 있음－과,

   상기 적어도 하나의 비아 중 제1 비아를 실질적으로 채우고, 표면이 연마되어 있는 캐패시터 도체와,

   상기 캐패시터 도체의 연마된 표면과 상기 패터닝된 제2 도전층의 사이에 바로 위치하는 캐패시터 유전체

   를 포함하는 캐패시터 구조체.
6. 제5항에 있어서, 상기 캐패시터 유전체는 제1 두께를 갖고, 상기 패터닝된 제1 도전층, 상기 패터닝된 제2 도전층 및 상기 캐패시터 도체의 각각은 상기 제1 두께 보다 큰 두께를 갖는 캐패시터 구조체.
7. 제5항에 있어서, 상기 캐패시터 유전체는 300 내지 1800 옹스트롱의 두께를 갖는 캐패시터 구조체.
8. 제5항에 있어서,

   상기 각각의 패터닝된 제1 도전층, 패터닝된 제2 도전층 및 캐패시터 도전층은 알루미늄, 구리, 텅스텐, 금, 단결정 실리콘, 다결정 실리콘 및 실리콘 합금 중 적어도 하나로 이루어져 있고,

   상기 각각의 유전층 및 캐패시터 유전체는 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나로 이루어지는 캐패시터 구조체
9. 제5항에 있어서,

   상기 패터닝된 제1 도전층은 하부 캐패시터 판을 이루고,

   상기 패터닝된 제2 도전층은 상부 캐패시터 판을 이루며,

   상기 캐패시터 유전체는 상기 캐패시터 도체와 상기 상부 캐패시터 판의 사이에 위치하는 캐패시터 구조체.
10. 제9항에 있어서, 상기 하부 캐패시터 판, 상기 캐패시터 도체, 상기 캐패시터 유전체 및 상기 상부 캐패시터 판은 상보형 금속 산화물 반도체 소자의 일부분 내에 형성되는 캐패시터를 구성하는 캐패시터 구조체.
11. 반도체 소자 또는 박막 배선 구조체 내에 캐패시터를 형성하기 위한 방법에 있어서,

    산화물 유전층 내에 개구부를 형성하되, 그 개구부의 기저부에 있는 하부 도체 레벨이 노출될 때까지 하나 또는 그 이상의 개구부를 형성하는 단계와,

    캐패시터 전극으로 사용하기 위하여 각각의 산화물 개구부에 캐패시터 전극 물질을 증착하여 그 개구부를 채우고 다 채워진 개구부의 표면을 평평하게 하기 위하여 산화물 개구부의 상부면을 평평하게 만드는 단계와,

    평평하게 된 표면 위에, 유전체 물질을 증착하는 단계와,

    포토레지스트가 각각의 캐패시터 전극을 덮을 수 있도록, 상기 유전체 물질 위에 포토레지스트를 도포하고 패터닝하는 단계와,

    패터닝된 유전층을 형성하기 위하여, 포토레지스트를 사용하여 유전체 물질을 패터닝하는 단계와,

    상기 포토레지스트를 제거하는 단계와,

    상기 패터닝된 유전체 물질의 상부에 상부 도체 레벨을 도포하는 단계

    를 포함하며,

    상기 유전체 물질은 실리콘 이산화물인

    캐패시터 형성 방법.
12. 제1항 또는 제11항에 있어서, 상기 하부 도체 레벨, 상기 캐패시터 전극 및 상기 상부 도체 레벨 중 적어도 하나는 금속 또는 실리콘 재료로 이루어진 캐패시터 형성 방법.
13. 제12항에 있어서, 상기 금속은 구리, 알루미늄, 또는 텅스텐으로 이루어지고, 상기 실리콘 물질은 단결정 실리콘 또는 단결정 실리콘인 캐패시터 형성 방법.
14. 하부 도전층 상에 제1 유전층을 형성하는 단계와,

    상기 제1 유전층 내에 하나 이상의 개구부를 형성하여 상기 하부 도체 층의 적어도 일부를 노출시키는 단계와,

    상기 개구부를 캐패시터 전극으로 채우는 단계와,

    상기 제1 유전층 및 상기 캐패시터 전극의 표면이 평평하게 되도록 표면을 평탄하게 하는 단계와,

    상기 평탄한 표면의 상부에, 제2 유전층이 상기 캐패시터 전극과 물리적으로 접촉하도록 제2 유전층을 형성하는 단계와,

    상기 캐패시터 전극이 상기 제2 유전층에 의해 덮히도록, 상기 제2 유전층을 패터닝하는 단계와,

    상기 제1 및 제2 유전층 상에 상부 도체 레벨을 형성하는 단계

    를 포함하는 집적 회로 형성 방법.
15. 제14항에 있어서, 상기 하부 도체 레벨, 상기 캐패시터 전극 및 상기 상부 도체 레벨 중 적어도 하나는 구리, 알루미늄 또는 텅스텐으로 이루어진 집적 회로 형성 방법.
16. 제14항에 있어서, 상기 하부 도체 레벨, 상기 캐패시터 전극 및 상기 상부 도체 레벨 중 적어도 하나는 단결정 실리콘 또는 다결정 실리콘으로 이루어진 집적 회로 형성 방법.
17. 패터닝된 제1 도전층과,

    상기 패터닝된 제1 도전층 상의 절연층과,

    상기 절연층 상의 패터닝된 제2 도전층－상기 절연층은 상기 패터닝된 제1 도전층과 상기 패터닝된 제2 도전층의 사이에 바로 위치하고, 상기 절연층은 상기 패터닝된 제1 도전층과 상기 패터닝된 제2 도전층 사이에서 적어도 하나의 비아를 포함하고 있음－과,

    상기 적어도 하나의 비아 중 제1 비아를 실질적으로 채우고, 표면이 연마되어 있는 캐패시터 도체와,

    상기 캐패시터 도체의 연마된 표면과 상기 패터닝된 제2 도전층의 사이에 바로 위치하는 캐패시터 절연체

    를 포함하는 상보형 금속 산화물 반도체 디바이스.
18. 제1 도전층과, 제2 도전층과, 상기 제1 도전층과 상기 제2 도전성 층 사이에 위치하고 상기 제1 도전층과 상기 제2 도전층 사이에 적어도 하나의 개구부를 포함하는 절연층을 구비하는 구조로 형성되는 캐패시터에 있어서,

    상기 적어도 하나의 비아 중 제1 비아를 실질적으로 채우고, 표면이 연마되어 있는 캐패시터 도체와,

    상기 캐패시터 도체의 연마된 표면과 상기 패터닝된 제2 도전층의 사이에 바로 위치하는 캐패시터 절연체

    를 포함하는 캐패시터.

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