RU2176423C2 - Способ изготовления полупроводникового устройства - Google Patents

Способ изготовления полупроводникового устройства Download PDF

Info

Publication number
RU2176423C2
RU2176423C2 RU97107096/28A RU97107096A RU2176423C2 RU 2176423 C2 RU2176423 C2 RU 2176423C2 RU 97107096/28 A RU97107096/28 A RU 97107096/28A RU 97107096 A RU97107096 A RU 97107096A RU 2176423 C2 RU2176423 C2 RU 2176423C2
Authority
RU
Russia
Prior art keywords
layer
contact
peripheral circuit
dielectric film
area
Prior art date
Application number
RU97107096/28A
Other languages
English (en)
Other versions
RU97107096A (ru
Inventor
Джо-Янг ЛИ
Ки-Нам КИМ
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU97107096A publication Critical patent/RU97107096A/ru
Application granted granted Critical
Publication of RU2176423C2 publication Critical patent/RU2176423C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

Использование: для изготовления полупроводникового запоминающего устройства, имеющего структуру типа "конденсатор на металле". Сущность изобретения: в способе изготовления полупроводникового устройства, имеющего структуру типа "конденсатор на металле", накопительный контакт в области матрицы ячеек и металлический контакт для локального межсоединения в области периферийной схемы формируют одновременно. Способ включает формирование разрядной шины, подсоединенной к активной области полупроводниковой подложки. Полупроводниковая подложка имеет транзистор, выполненный в области матрицы ячеек и области периферийной схемы и покрытый диэлектрическими пленками, разделяющими проводящие слои. На полученной структуре формируют первый защитный слой из первого электроизоляционного материала для покрытия разрядной шины. На всей поверхности полученной структуры формируют первую диэлектрическую пленку, разделяющую проводящие слои, предназначенную для экспонирования верхней поверхности первого защитного слоя, используя при этом второй электроизоляционный материал, который имеет отношение скоростей травления, отличающееся от отношения скоростей травления первого электроизоляционного материала. После этого на первом защитном слое и первой диэлектрической пленке, разделяющей проводящие слои, формируют второй защитный слой из третьего электроизоляционного материала. Первое контактное окно для накопительного контакта, электрически связанного с активной областью полупроводниковой подложки, и второе контактное окно для металлического контакта, предназначенного для локального межсоединения, последовательно формируются в области матрицы ячеек и области периферийной схемы с помощью фотолитографии. Затем формируется проводящий слой посредством осаждения металла на всю поверхность полученной структуры для заполнения первого и второго контактных окон. В первом контактном окне формируется штырек путем удаления проводящего слоя за исключением части, заполняющей первое контактное окно в области матрицы ячеек. На верхней части второго контактного окна формируется слой разводки посредством формирования рисунка проводящего слоя в области периферийной схемы. После этого только в области периферийной схемы полученной структуры из четвертого электроизоляционного материала формируется вторая диэлектрическая пленка, разделяющая проводящие слои. Отношение скоростей травления четвертого электроизоляционного материала отличается от отношения скоростей травления третьего электроизоляционного материала. На верхней части штырька в области матрицы ячеек формируется электрод накопления из первого проводящего материала. Затем на поверхности электрода накопления формируется диэлектрическая пленка, а на ней - плоский электрод из второго проводящего материала. Техническим результатом изобретения является упрощение технологии изготовления полупроводникового устройства со структурой типа "конденсатор на металле". 5 з.п. ф-лы, 10 ил.

Description

Изобретение относится к способу изготовления полупроводникового устройства, в частности, к способу изготовления полупроводникового запоминающего устройства, имеющего структуру типа "конденсатор на металле" (КНМ-структуру).
Для повышения степени интеграции динамического ОЗУ важно интегрировать как можно больше устройств на минимальной площади.
В ячейке динамического ОЗУ следующего поколения, имеющей информационную емкость 1 Гбит, площадь ячейки памяти, состоящей из транзистора и конденсатора, составляет не более 0,3 мкм2, т.е. равна площади одного контактного окна для подсоединения металлических токопроводящих дорожек в ячейке динамического ОЗУ емкостью 1 Мбит. Поэтому вряд ли возможно формирование транзисторов, конденсаторов и контактных окон для межсоединений с помощью обычной технологии изготовления единичной ячейки на упомянутой выше малой площади.
Для формирования ячейки памяти емкостью 1 Гбит требуется трехмерная структура ячейки, чтобы преодолеть ограничения по площади, так как контактные окна для обеспечения контакта с транзистором, конденсатором и областями истока и стока должны быть включены в площадь не более 0,3 мкм3. Поэтому необходимо заменить двухмерную структуру ячейки на трехмерную. При этом размер единичной ячейки уменьшается в поперечном направлении и тем самым уменьшается площадь контакта. Так как пропорциональное уменьшение в вертикальном направлении незначительно, возрастает коэффициент сжатия контактных окон и сопротивление на контактах, что накладывает серьезные ограничения на разработку устройства. Уменьшение размера контактов и увеличение коэффициента сжатия вызывают увеличение контактного сопротивления.
Чтобы гарантировать необходимую электрическую емкость ячейки при узкой площади, необходимо использовать материал с высокими диэлектрическими свойствами или же увеличить высоту накопительного узла ячейки. В частности, в динамическом ОЗУ, в котором конденсатор имеет структуру типа "конденсатор над разрядной шиной" (КНРШ-структуру), можно гарантировать емкость конденсатора ячейки на ограниченной площади за счет формирования разрядной шины с последующим формированием конденсатора ячейки на разрядной шине.
На фиг. 1 представлен схематический вид в разрезе части структуры традиционного динамического ОЗУ с использованием КНРШ-структуры, в которой область матрицы ячеек контактирует с областью периферийной схемы.
В дальнейшем со ссылкой на фиг. 1 описывается общая структура динамического ОЗУ с КНРШ-структурой. Конденсатор получают посредством формирования накопительного контактного окна в первой диэлектрической пленке 20, разделяющей проводящие слои, на полупроводниковой подложке 10, в которой сформирована словарная шина 12, и формирования электрода 24 накопления, диэлектрической пленки 26 и плоского электрода 28. В конденсаторе накопительный контакт и электрод 24 накопления формируются одновременно. Накопительный контакт выполняется в виде штырька из легированного поликристаллического кремния, который идентичен материалу для формирования электрода накопления. Затем, после покрытия конденсатора второй диэлектрической пленкой 30, разделяющей проводящие слои, и формирования контактного окна во второй диэлектрической пленке 30 и первой диэлектрической пленке 20, разделяющих проводящие слои, формируется первый слой 32 разводки из материала типа вольфрама в виде слоя металлической разводки первого уровня для локального межсоединения. Затем, на следующих технологических этапах могут быть сформированы второй слой 34 разводки и третий слой 36 разводки за счет введения соответствующих диэлектрических пленок, разделяющих проводящие слои.
В полупроводниковом устройстве с КНРШ-структурой, выполненном как было описано выше, высота ступени между областью матрицы ячеек и областью периферийной схемы увеличивается с увеличением высоты электрода накопления для повышения емкости конденсатора. Если слой металлической разводки первого уровня, сформированный после формирования конденсатора, точно соответствует проектной норме, тогда толщина слоя металлической разводки и вертикального шага, полученного за счет добавлений межслойных диэлектрических пленок, возрастает с увеличением степени интеграции полупроводникового устройства, усложняя процессы формирования металлической разводки.
Для решения указанной выше проблемы применяется КНМ-структура, в которой конденсатор формируют на слое металлической разводки первого уровня после формирования слоя металлической разводки, описанная в работе "Новая ячейка с КНМ-структурой для динамического ОЗУ емкостью до 256 Мбит" J.Y.Yoon et al., 1994 Symposium on VLSI Technology Digest of Technical Papers, pp. 135-136. В описанной КНМ-структуре обеспечивается возможность уменьшения вертикального шага слоя металлической разводки и гарантия заданной электрической емкости ячейки.
В технологических процессах, описанных в работе J.Y.Yoon et al., этапы формирования слоя металлической разводки первого уровня и накопительного контакта выполняются отдельно.
Изобретение решает задачу создания способа изготовления полупроводникового устройства со структурой типа "конденсатор на металле" (КНМ-структурой), использующего более простую технологию.
Эта и другие задачи и преимущества изобретения достигаются за счет предложенного способа формирования полупроводникового устройства. Способ включает формирование разрядной шины, соединенной с активной областью полупроводниковой подложки. Полупроводниковая подложка имеет транзистор, выполненный в области матрицы ячеек и области периферийной схемы и покрытый диэлектрическими пленками, разделяющими проводящие слои. Затем на полученной структуре из первого электроизоляционного материала формируется первый защитный слой для покрытия разрядной шины. Первая диэлектрическая пленка, разделяющая проводящие слои и экспонирующая верхнюю поверхность первого защитного слоя, формируется на всей поверхности полученной структуры с использованием второго электроизоляционного материала. Второй электроизоляционный материал имеет отношение скоростей травления, отличающееся от отношения скоростей травления первого электроизоляционного материала. Затем на первом защитном слое и первой электроизоляционной диэлектрической пленке, разделяющей проводящие слои, формируется второй защитный слой из третьего электроизоляционного материала. Первое контактное окно для накопительного контакта, электрически связанного с активной областью полупроводниковой подложки, и второе контактное окно для металлического контакта для локального межсоединения формируются последовательно в области матрицы ячеек и области периферийной схемы с помощью фотолитографии. Затем формируется проводящий слой посредством осаждения металла на всю поверхность полученной структуры для заполнения первого и второго контактных окон. После этого формируется штырек в первом контактном окне путем удаления проводящего слоя кроме той части, которая заполняет первое контактное окно в области матрицы ячеек. Следующим формируется слой разводки на верхней части второго контактного окна путем формирования рисунка проводящего слоя в области периферийной схемы. Формируется вторая диэлектрическая пленка, разделяющая проводящие слои, только в области периферийной схемы в полученной структуре с использованием четвертого электроизоляционного материала. Четвертый электроизоляционный материал имеет отношение скоростей травления, отличающееся от отношения скоростей травления третьего электроизоляционного материала. После этого электрод накопления из первого проводящего материала формируется на верхней части штырька в области матрицы ячеек. Затем на поверхности электрода накопления формируется диэлектрическая пленка. После этого на диэлектрической пленке формируется плоский электрод из второго проводящего материала.
Изобретение позволяет упростить эту технологию изготовления и уменьшить высоту ступени между областью матрицы ячеек и областью периферийной схемы за счет того, что полупроводниковое устройство с КНМ-структурой получают путем одновременного формирования накопительного контакта в области матрицы ячеек и металлического контакта для локального межсоединения в области периферийной схемы.
Все задачи, решаемые настоящим изобретением, и преимущества станут более очевидными и понятными из представленного ниже подробного описания предпочтительного варианта его реализации со ссылками на прилагаемые чертежи, на которых:
фиг. 1 изображает схематический вид в разрезе, иллюстрирующий структуру традиционного полупроводникового устройства с использованием структуры с конденсатором над разрядной шиной (КНРШ-структуры), в которой область матрицы ячеек контактирует с областью периферийной схемы;
фиг. 2-8 - виды в разрезе, последовательно иллюстрирующие операции способа изготовления полупроводникового устройства со структурой типа "конденсатор на металле" (КНМ-структурой) согласно предпочтительному варианту изобретения;
фиг. 9 - график, на котором контактное сопротивление слоя металлической разводки, изготовленного предложенным способом, сравнивается с контактным сопротивлением слоя металлической разводки, изготовленного традиционным способом, и
фиг. 10 - график, на котором контактное сопротивление накопительного контакта в полупроводниковом устройстве, изготовленном предложенным способом, сравнивается с контактным сопротивлением накопительного контакта в полупроводниковом устройстве, изготовленном традиционным способом.
На фиг. 2 изображены этапы формирования разрядной шины 122 и первого защитного слоя 124 на полупроводниковой подложке 100. Первый защитный слой 124 для покрытия разрядной шины 122 формируется путем выполнения разрядной шины 122 как первого проводящего слоя, связанного с активной областью полупроводниковой подложки 100 через диэлектрические пленки 110 и 120, разделяющие проводящие слои, на полупроводниковой подложке 100, на которой формируются требуемые устройства 102, такие как транзистор, при этом первый электроизоляционный слой формируется на всей поверхности полученной структуры с использованием первого электроизоляционного материала, такого как Si3N4, и электроизоляционный материал подвергается анизотропному травлению.
На фиг. 3 показаны этапы формирования первой диэлектрической пленки 130, разделяющей проводящие слои, и второго защитного слоя 134. Второй защитный слой 134 получают путем формирования электроизоляционной пленки, такой как оксидная пленка, с помощью химического осаждения из паровой фазы на всей поверхности полученной структуры с использованием второго электроизоляционного материала, имеющего отношение скоростей травления, отличающееся от отношения скоростей травления первого электроизоляционного материала, при этом первая диэлектрическая пленка 130, разделяющая проводящие слои и экспонирующая верхнюю поверхность первого защитного слоя 124, формируется путем выравнивания поверхности оксидной пленки с помощью химико-механического полирования (ХМП), при котором первый защитный слой 124 служит слоем, тормозящим травление, и формирования второго электроизоляционного слоя на всей поверхности полученной структуры с использованием третьего электроизоляционного материала, такого как Si3N4.
На фиг. 4 изображены этапы одновременного формирования контактного окна d1 для образования накопительного контакта в области матрицы ячеек и контактных окон d2, d3 и d4 для образования металлического контакта в области периферийной схемы. Контактное окно d1 для образования накопительного контакта, электрически связанного с активной областью полупроводниковой подложки 100, формируется в области матрицы ячеек структуры, полученной на фиг. 3, с применением фотолитографии, а контактные окна d2, d3 и d4 для образования металлического контакта для частичного межсоединения формируются в области периферийной схемы.
На фиг. 5 показаны операции формирования штырька e1 для образования накопительного контакта в области матрицы ячеек и слоев e2, e3 и e4 разводки в области периферийной схемы. Второй проводящий, слой формируется путем осаждения металла, обладающего высокими заполняющими свойствами, например, вольфрама (W) или олова, методом химического осаждения из паровой фазы, для заполнения внутренней части контактных окон d1, d2, d3 и d4, открытых на полученной структуре на фиг. 4. Штырек e1 для образования накопительного контакта формируется в контактном окне d1 в области матрицы ячеек за счет вытравливания второго проводящего слоя с помощью фотолитографии. Слои e2, e3 и e4 разводки сформированы в верхних частях контактных окон d2, d3 и d4 для образования локального межсоединения путем формирования рисунка второго проводящего слоя в области периферийной схемы.
В процессе фотолитографии можно увеличить пределы глубины фокуса (ГФ) для формирования слоев e2, e3 и e4 разводки и для минимизации избыточного вытравливания второго проводящего слоя на части ступени, как в традиционном способе, когда травится второй проводящий слой, выполненный из металла, поскольку степень плоскостности первой диэлектрической пленки 130, разделяющей проводящие слои, повышается за счет использования химико- механического полирования (ХМП), описанного со ссылкой на фиг. 3. Следовательно, можно предотвратить образование выемки на поверхности штырька e1, сформированного в контактном окне в области матрицы ячеек, в результате чрезмерного травления.
На фиг. 6 показаны этапы формирования второй диэлектрической пленки 140, разделяющей проводящие слои, только в области периферийной схемы. Вторая диэлектрическая пленка 140, разделяющая проводящие слои, предназначенная для покрытия только области периферийной схемы, получается за счет формирования электроизоляционной пленки, например, оксидной пленки, на всей поверхности полученной структуры на фиг. 5 и удаления этой электроизоляционной пленки путем ее травления при использовании второго защитного слоя 134 в качестве тормозящего травление слоя только в области матрицы ячеек. Таким образом, верхняя поверхность штырька e1 открывается в области матрицы ячеек.
На фиг. 7 показаны этапы формирования электрода накопления. Электрод 142 накопления формируется таким образом, чтобы быть электрически связанным с активной областью полупроводниковой подложки 100 через штырек e1, посредством формирования проводящего слоя, такого как слой легированного поликристаллического кремния, в области матрицы ячеек структуры, полученной на фиг. 6, и формирования рисунка проводящего слоя. Можно также сформировать электрод накопления, имеющий структуру, в которой пленка олова и слой поликристаллического кремния укладываются последовательно за счет формирования пленки олова и слоя поликристаллического кремния как проводящего слоя и формирования рисунка пленки олова и слоя поликристаллического кремния.
На фиг. 7 электрод 142 накопления выполнен в форме одного цилиндрического стека. Но изобретение не ограничивается этой структурой, и может использоваться простая стековая структура или другие структуры.
На фиг. 8 показаны этапы образования конденсатора. Конденсатор получают путем формирования диэлектрической пленки 144 из диэлектрика, такого как Ta2O5 и (Ba, Sr)TiO3, на поверхности электрода 142 накопления в области матрицы ячеек и формирования плоского электрода 146 структуры, в которой пленка олова и слой поликристаллического кремния уложены на диэлектрической пленке.
После этого завершается изготовление структуры полупроводникового устройства с использованием общих процессов формирования контакта и разводок. Так как конденсатор формируется в области матрицы ячеек, а слои разводок для образования локального межсоединения формируются в других областях, исключая область матрицы ячеек, можно уменьшить высоту ступени между областью матрицы ячеек и этими другими областями, включая область периферийной схемы, и увеличить границы рабочего режима во время формирования контакта и слоев металлических разводок на последующих этапах.
На фиг. 9 представлен график, показывающий интегральные коэффициенты распределения контактных сопротивлений в слое металлической разводки первого уровня, соответствующем слоям разводки e2, e3 и e4 на фиг. 5, и в слое металлической разводки первого уровня, соответствующем первому слою 32 разводки на фиг. 1 в полупроводниковом устройстве, изготовленном традиционным способом.
Как показано на фиг. 9 при одновременном формировании накопительного контакта в области матрицы ячеек и слоя металлической разводки в области периферийной схемы по предложенному способу, контактное сопротивление слоя металлической разводки по существу равно контактному сопротивлению, полученному при использовании традиционной технологии. Следовательно, можно упростить технологию за счет сохранения одинакового контактного сопротивления в слое металлической разводки и исключения фотолитографии, необходимой для формирования слоя металлической разводки.
На фиг. 10 показаны интегральные коэффициенты распределения контактного сопротивления накопительного контакта в полупроводниковом устройстве, изготовленном предложенным способом, и контактного сопротивления накопительного контакта в полупроводниковом устройстве, изготовленном традиционным способом и изображенном на фиг. 1.
Как показано на графике на фиг. 10, если заменить накопительный контакт, выполненный в форме штырька из поликристаллического кремния, на вольфрамовый штырек в полупроводниковом устройстве, полученном предложенным способом, контактное сопротивление в предложенном полупроводниковом устройстве снизится на порядок по сравнению с контактным сопротивлением в накопительном контакте полупроводникового устройства, изготовленного традиционным способом.
Согласно предпочтительному варианту осуществления изобретения можно снизить контактное сопротивление за счет использования штырька, выполненного из металла, вместо штырька из поликристаллического кремния, как в традиционной технологии, для формирования накопительного контакта и уменьшить высоту ступени между областью матрицы ячеек и областью периферийной схемы или областью сердечника в процессе формирования слоя металлической разводки после формирования электрода накопления в области матрицы ячеек, используя КНМ-структуру, в которой накопительный контакт и слой металлической разводки для локального межсоединения в области периферийной схемы формируются одновременно перед формированием электрода накопления в области матрицы ячеек. При этом упрощаются последующие процессы.
Таким образом, изобретение обеспечивает гарантированные пределы рабочего режима и позволяет получить полупроводниковое устройство с низким контактным сопротивлением при помощи более простых технологических процессов, за счет которых можно уменьшить высоту ступени между областью матрицы ячеек и областью периферийной схемы благодаря одновременному формированию слоя металлической разводки первого уровня для локального межсоединения и накопительного контакта конденсатора в полупроводниковом устройстве с КНМ-структурой.
Предложенное изобретение не ограничено описанным выше вариантом и специалисты смогут внести многие изменения, не выходя за рамки его объема и идеи.

Claims (6)

1. Способ изготовления полупроводникового устройства, заключающийся в том, что формируют разрядную шину, связанную с активной областью полупроводниковой подложки, причем полупроводниковая подложка имеет транзистор, выполненный в области матрицы ячеек и области периферийной схемы и покрытый диэлектрическими пленками, разделяющими проводящие слои, формируют первый защитный слой для покрытия разрядной шины на полученной структуре, используя первый электроизоляционный материал, формируют первую диэлектрическую пленку, разделяющую проводящие слои, для экспонирования верхней поверхности первого защитного слоя на всей поверхности полученной структуры, используя второй электроизоляционный материал, имеющий отношение скоростей травления, отличное от отношения скоростей травления первого электроизоляционного материала, отличающийся тем, что формируют второй защитный слой на первом защитном слое и первой диэлектрической пленке, разделяющей проводящие слои, используя третий электроизоляционный материал, одновременно формируют с помощью фотолитографии первое контактное окно для накопительного контакта, электрически связанного с активной областью полупроводниковой подложки в области матрицы ячеек, и второе контактное окно для металлического контакта для локального межсоединения в области периферийной схемы, формируют проводящий слой посредством осаждения металла на всю поверхность полученной структуры для заполнения первого и второго контактных окон, формируют штырек в первом контактном окне посредством удаления проводящего слоя, за исключением части, заполняющей первое контактное окно в области матрицы ячеек, и формируют слой разводки на верхней части второго контактного окна посредством формирования рисунка проводящего слоя в области периферийной схемы, формируют вторую диэлектрическую пленку, разделяющую проводящие слои, только в области периферийной схемы на полученной структуре, используя четвертый электроизоляционный материал, имеющий отношение скоростей травления, отличающееся от отношения скоростей травления третьего электроизоляционного материала, формируют электрод накопления, выполненный из первого проводящего материала, на верхней части штырька в области матрицы ячеек, формируют диэлектрическую пленку на поверхности электрода накопления, и формируют плоский электрод, выполненный из второго проводящего материала, на диэлектрической пленке.
2. Способ по п.1, отличающийся тем, что в качестве первого электроизоляционного материала используют нитридную пленку, а в качестве второго электроизоляционного материала - оксидную пленку.
3. Способ по п.1, отличающийся тем, что на этапе формирования первой диэлектрической пленки, разделяющей проводящие слои, производят осаждение оксидной пленки на всю поверхность полученной структуры, на которой сформирован первый защитный слой, и выравнивают поверхность оксидной пленки посредством химико-механического полирования, при котором первый защитный слой служит тормозящим травление слоем.
4. Способ по п.1, отличающийся тем, что металлом на этапе формирования проводящего слоя является вольфрам или олово.
5. Способ по п.1, отличающийся тем, что нитридная пленка используется в качестве третьего электроизоляционного материала на этапе формирования второго защитного слоя, а оксидная пленка используется в качестве четвертого электроизоляционного слоя на этапе формирования второй диэлектрической пленки, разделяющей проводящие слои.
6. Способ по п. 1, отличающийся тем, что на этапе формирования второй диэлектрической пленки, разделяющей проводящие слои, производят осаждение оксидной пленки на всю поверхность полученной структуры, в которой сформированы штырек и слой разводки, и удаляют оксидную пленку только в области матрицы ячеек посредством травления, при котором второй защитный слой служит тормозящим травление слоем.
RU97107096/28A 1996-07-29 1997-04-28 Способ изготовления полупроводникового устройства RU2176423C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960031313A KR100213209B1 (ko) 1996-07-29 1996-07-29 반도체장치의 제조방법
KR96-31313 1996-07-29

Publications (2)

Publication Number Publication Date
RU97107096A RU97107096A (ru) 1999-05-20
RU2176423C2 true RU2176423C2 (ru) 2001-11-27

Family

ID=19468004

Family Applications (1)

Application Number Title Priority Date Filing Date
RU97107096/28A RU2176423C2 (ru) 1996-07-29 1997-04-28 Способ изготовления полупроводникового устройства

Country Status (6)

Country Link
US (2) US5895947A (ru)
JP (1) JP3577197B2 (ru)
KR (1) KR100213209B1 (ru)
CN (1) CN1099707C (ru)
RU (1) RU2176423C2 (ru)
TW (1) TW329548B (ru)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3305211B2 (ja) 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
JP4056588B2 (ja) * 1996-11-06 2008-03-05 富士通株式会社 半導体装置及びその製造方法
JPH10242422A (ja) 1997-02-28 1998-09-11 Toshiba Corp 半導体記憶装置およびその製造方法
KR100273987B1 (ko) * 1997-10-31 2001-02-01 윤종용 디램 장치 및 제조 방법
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
KR100301038B1 (ko) * 1998-03-02 2001-09-06 윤종용 씨오비(cob)를구비한반도체메모리장치및그제조방법
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
KR100276390B1 (ko) * 1998-08-10 2000-12-15 윤종용 반도체 메모리 장치 및 그의 제조 방법
KR100343150B1 (ko) * 1998-11-26 2002-10-25 페어차일드코리아반도체 주식회사 금속터미널을구비하는전력반도체모쥴,전력반도체모쥴의금속터미널제조방법및전력반도체모쥴의제조방법
KR100350764B1 (ko) * 1998-12-30 2002-11-18 주식회사 하이닉스반도체 반도체소자의 제조방법
US6100137A (en) * 1999-08-12 2000-08-08 Vanguard International Semiconductor Corporation Etch stop layer used for the fabrication of an overlying crown shaped storage node structure
KR100307533B1 (ko) * 1999-09-03 2001-11-05 김영환 디램셀 제조 방법
US6391658B1 (en) * 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
KR100612554B1 (ko) * 1999-11-12 2006-08-11 주식회사 하이닉스반도체 반도체소자의 캐패시터 및 그의 제조방법
KR100385462B1 (ko) * 2000-06-30 2003-05-27 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US6350649B1 (en) * 2000-10-30 2002-02-26 Samsung Electronics Co., Ltd. Bit line landing pad and borderless contact on bit line stud with etch stop layer and manufacturing method thereof
US6518671B1 (en) * 2000-10-30 2003-02-11 Samsung Electronics Co. Ltd. Bit line landing pad and borderless contact on bit line stud with localized etch stop layer and manufacturing method thereof
KR100346841B1 (ko) * 2000-11-23 2002-08-03 삼성전자 주식회사 저항 소자를 구비하는 반도체 집적 회로 및 그의 제조 방법
KR100408411B1 (ko) 2001-06-01 2003-12-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP2003007854A (ja) * 2001-06-22 2003-01-10 Nec Corp 半導体記憶装置及びその製造方法
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6914286B2 (en) * 2002-06-27 2005-07-05 Samsung Electronics Co., Ltd. Semiconductor memory devices using sidewall spacers
JP2004071700A (ja) * 2002-08-02 2004-03-04 Nec Electronics Corp 半導体記憶装置及びその製造方法
KR100439038B1 (ko) * 2002-08-23 2004-07-03 삼성전자주식회사 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법
KR100937993B1 (ko) * 2003-04-29 2010-01-21 주식회사 하이닉스반도체 반도체 메모리장치 및 그 제조 방법
JP4528504B2 (ja) * 2003-08-22 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
US20050176198A1 (en) * 2004-02-11 2005-08-11 Kudelka Stephan P. Method of fabricating bottle trench capacitors using an electrochemical etch with electrochemical etch stop
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7859112B2 (en) 2006-01-13 2010-12-28 Micron Technology, Inc. Additional metal routing in semiconductor devices
JP4507119B2 (ja) * 2006-07-20 2010-07-21 エルピーダメモリ株式会社 半導体装置およびその製造方法
JP2010212365A (ja) * 2009-03-09 2010-09-24 Sony Corp 固体撮像装置、および、その製造方法、電子機器
KR102249172B1 (ko) * 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
KR102471632B1 (ko) * 2015-11-26 2022-11-29 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN109494222B (zh) * 2017-09-13 2020-10-09 联华电子股份有限公司 半导体存储装置
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
CN114068419A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223448A (en) * 1991-07-18 1993-06-29 Industrial Technology Research Institute Method for producing a layered capacitor structure for a dynamic random access memory device
KR970011761B1 (ko) * 1994-04-12 1997-07-15 엘지반도체 주식회사 반도체 디램 셀 및 디램셀의 캐패시터 제조 방법
KR0126640B1 (ko) * 1994-05-07 1998-04-02 김주용 반도체소자 및 그 제조방법
JPH09181274A (ja) * 1995-10-27 1997-07-11 Nittetsu Semiconductor Kk 半導体記憶装置およびその製造方法
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
US5872018A (en) * 1997-05-05 1999-02-16 Vanguard International Semiconductor Corporation Testchip design for process analysis in sub-micron DRAM fabrication

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J.Y. Yoon et al. A New Capacitor on Metal (COM) Cell for Beyond 256 M bit DRAM. 1994, Symposium on VLSI Technology Digest of Technology Papers, 1994, рр.135-136. *

Also Published As

Publication number Publication date
JPH1074905A (ja) 1998-03-17
US6037215A (en) 2000-03-14
TW329548B (en) 1998-04-11
KR980012534A (ko) 1998-04-30
JP3577197B2 (ja) 2004-10-13
US5895947A (en) 1999-04-20
CN1099707C (zh) 2003-01-22
KR100213209B1 (ko) 1999-08-02
CN1172347A (zh) 1998-02-04

Similar Documents

Publication Publication Date Title
RU2176423C2 (ru) Способ изготовления полупроводникового устройства
US5330931A (en) Method of making a capacitor for an integrated circuit
US5952687A (en) Semiconductor memory device having a trench capacitor with lower electrode inside the trench
US6197675B1 (en) Manufacturing method for semiconductor device having contact holes of different structure
RU97107096A (ru) Способ изготовления полупроводникового устройства
US20070235788A1 (en) Poly-Insulator-Poly Capacitor and Fabrication Method for Making the Same
US6448134B2 (en) Method for fabricating semiconductor device
KR20000023287A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP2012199572A (ja) 集積回路とその方法
EP1014442A2 (en) Method for forming a dram capacitor and capacitor made thereby
US8377819B2 (en) Contact formation
KR100553679B1 (ko) 아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법
JPH07508137A (ja) 集積半導体回路又はマイクロメカニズム部品の全面的平坦化方法及びこの方法で作られた装置
US6794702B2 (en) Semiconductor device and fabrication method thereof
JP2000208743A (ja) ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法
KR100510557B1 (ko) 다미신 공정을 적용한 반도체 소자의 커패시터 및 그형성방법
KR100572830B1 (ko) 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
KR100667914B1 (ko) 수평구조의 엠아이엠 캐패시터 및 그 제조 방법
KR100308369B1 (ko) 집적회로용 캐패시터구조 및 그 제조 방법
KR100320612B1 (ko) 반도체소자의제조방법
KR100835411B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20040060490A (ko) 반도체 소자의 제조방법
KR20010061021A (ko) 반도체소자의 저장전극 형성방법
KR20010061027A (ko) 반도체 소자의 캐패시터 하부전극 형성방법
KR20050069707A (ko) 반도체 소자의 엠아이엠 캐패시터 및 콘택 홀 형성 방법

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20090429