CN1172347A - 具有“金属上的电容器”结构的半导体器件的制造方法 - Google Patents

具有“金属上的电容器”结构的半导体器件的制造方法 Download PDF

Info

Publication number
CN1172347A
CN1172347A CN97109795A CN97109795A CN1172347A CN 1172347 A CN1172347 A CN 1172347A CN 97109795 A CN97109795 A CN 97109795A CN 97109795 A CN97109795 A CN 97109795A CN 1172347 A CN1172347 A CN 1172347A
Authority
CN
China
Prior art keywords
insulating material
layer
deielectric
coating
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97109795A
Other languages
English (en)
Other versions
CN1099707C (zh
Inventor
李柱泳
金奇南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1172347A publication Critical patent/CN1172347A/zh
Application granted granted Critical
Publication of CN1099707C publication Critical patent/CN1099707C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

具有“金属上的电容器”的半导体器件的形成方法,包括形成连接有源区的位线。用第一绝缘材料形成第一覆盖层。用不同刻蚀率的第二绝缘材料形成第一层间介质膜。用第三绝缘材料形成第二覆盖层。依次形成连接有源区的第一接触孔和用于局部互连的第二接触孔。淀积金属充填第一和第二接触孔形成栓和布线层。用第四绝缘材料只在周边电路区内形成第二层间绝缘膜,其刻蚀率与第三绝缘材料不同。形成存储电极、介质膜及平板电极。

Description

具有“金属上的电容器”结构的半导体器件的制造方法
本发明涉及半导体器件的制造方法，更具体地说，涉及具有“金属上的电容器”(COM)结构的半导体存储器的制造方法。
为了增加DRAM中的集成度，至关重要的是在最小的面积内集成同样多的器件。
在最新一代器件的1-GB DRAM单元中，包括一个晶体管和一个电容器的存储器单元的面积不大于0.3微米2，即用于在1-MB DRAM单元中一个DRA M的连接金属线的一个接触孔的面积。因而，几乎不可能在上述的小面积内使用形成单元的常规技术形成晶体管、电容器和用于互连的接触孔。
为了形成1-GB存储器单元，需要使用三维单元结构以克服面积方面的限制，这是由于应将用于接触晶体管的接触孔、电容器以及漏和源区包含在不大于0.3微米2的面积内。即，单元结构应从二维结构转变为三维结构。通过这样做，使单元尺寸在水平方向上减少，由此减少接触面积。由于这垂直方向上尺寸的按比例减少不大，接触孔的纵横比增加，接触电阻增加，这一点严重地限制了器件的发展。接触尺寸的减少和纵横比的增加引起接触电阻的增加。
为了在很窄的单元面积内保证所需的单元电容，应使用高介电系数的材料或提高单元存储结点的高度。具体地说，在电容器的结构是“位线上的电容器”(COB)的结构的DRAM器件中，通过形成位线和其后形成位线上的单元电容器，可在有限的面积内保证单元电容器的电容。
图1是示意性地示出常规的利用COB结构的DRAM器件的一部分结构的剖面图，在该COB结构中一个单元阵列区与一个周边电路区接触。
以下参照图1描述利用COB结构的DRAM器件的一般结构。通过在形成字线12的半导体衬底10上穿过第一层间介质膜20形成存储接触孔、形成存储电极24、介质膜26和平板电极28来完成一个电容器。在该电容器中，存储接触和存储电极24同时形成。存储接触通过由掺杂多晶硅形成的栓来形成，该掺杂多晶硅与形成存储电极的材料相同。然后，在该电容器上覆盖第二层间介质膜30和形成穿过第二层间介质膜30和第一层间介质膜20的接触孔之后，形成由如钨的材料构成的第一布线层32并用作局部互连的第一级金属布线层。然后，可用下述工艺插入适当的层间介质膜以形成第二布线层34和第三布线层36。
在利用如上述方法形成的COB结构的半导体器件中，当增加存储结点电极的高度以便增加电容器的电容时，在单元阵列区与周边电路区之间的台阶高度变大。当在形成电容器之后形成的第一级金属布线层具有严格的设计规则时，随半导体器件集成度的增加，金属布线层的厚度和由于附加层间介质膜而得到的垂直间距增加，这样就存在形成金属布线的工艺中的困难。
为了解决上述问题，在1994 Symposium on VLSI TechnologyDigest of Technical Papers，pp 135-136中，J.Y.Yoon等在“超过256兆位DRAM所用新COM单元”一文中描述了一种COM结构，其中在形成金属布线层后在第一级金属布线层上形成电容器。在由J.Y.Yoon等描述的COM结构中，可减少金属布线层的垂直间距和保证所需的单元电容。
在由J.Y.Yoon等描述的制造工艺中，形成第一级金属布线层和形成存储接触的步骤是分别完成的。
本发明的一个目的是提供用简化的制造工艺来制造利用“金属上的电容器”(COM)结构的半导体器件的方法。
本发明的这些和其他的目的和优点是由形成半导体器件的方法来提供的。该方法包括形成连接到半导体衬底的有源区的位线。该半导体衬底具有在单元阵列区和周边电路区内形成并为层间介质膜所覆盖的一个晶体管。然后使用第一绝缘材料在由此得到的结构上形成用于覆盖位线的第一覆盖层。然后使用第二绝缘材料在由此得到的结构的整个表面上形成用于暴露第一覆盖层的上表面的第一层间介质膜。第二绝缘材料具有与第一绝缘材料不同的刻蚀率。然后使用第三绝缘材料在第一覆盖层和第一层间介质膜上形成第二覆盖层。使用光刻工艺依次地在单元阵列区和在周边电路区中形成用于以导电方式连接到半导体衬底的有源区的存储接触的第一接触孔和用于局部互连的金属接触的第二接触孔。然后通过在由此得到的结构的整个表面上淀积金属来形成导电层，以充填第一和第二接触孔。然后在单元阵列区中通过在除充填于第一接触孔的部分之外的区域内除去导电层以在第一接触孔内形成栓。然后在周边电路区中通过对导电层进行图形刻蚀在第二接触孔的上部形成布线层。然后使用第四绝缘材料在由此得到的结构中只在周边电路区内形成第二层间绝缘膜。第四绝缘材料具有与第三绝缘材料不同的刻蚀率。然后在单元阵列区的栓上部的上面形成由第一导电材料构成的存储电极。然后在存储电极的表面上形成介质膜。然后在该介质膜上形成由第二导电材料构成的平板电极。
按照本发明，由于COM结构的半导体器件是用同时形成单元阵列区的存储接触和用于周边电路区的局部互连的金属接触的方法来制造的，因此可简化制造工艺和减少在单元阵列区和周边电路区之间的台阶高度。
通过参照下述的附图详细地描述本发明的优选实施例，本发明的上述的目的和优点将变得显而易见。附图包括：
图1是示意性地说明利用“位线上的电容器”(COB)结构的常规半导体器件的结构的剖面图，在COB结构中单元阵列区与周边电路区接触；
图2至8是依次地说明用于制造按照本发明的优选实施例的“金属上的电容器”(COM)结构的半导体器件的方法中的步骤的剖面图；
图9是将用按照本发明的方法制造的金属布线层的接触电阻与用按照常规技术制造的金属布线层的接触电阻进行比较的图；
图10是将按照本发明的方法制造的半导体器件中的存储接触的接触电阻与按照常规技术制造的半导体器件的存储接触的接触电阻进行比较的图。
图2示出在半导体衬底100上形成位线122和第一覆盖层124的步骤。用于覆盖位线122的第一覆盖层124是通过下述步骤形成的：在形成所需的诸如晶体管的器件102的半导体衬底100上穿过层间介质膜110和120形成作为连接到半导体衬底100的有源区的第一导电层的位线122；使用诸如Si3N4的第一绝缘材料在由此得到的结构的整个表面上形成第一绝缘层和以各向异性方式刻蚀该绝缘材料。
图3示出形成第一层间介质膜130和第二覆盖层134的步骤。第二覆盖层134通过下述步骤来形成：使用其刻蚀率与第一绝缘材料不同的第二绝缘材料在由此得到的结构的整个表面上用化学汽相淀积法(CVD)形成诸如氧化膜的绝缘膜；通过用第一覆盖层124作为刻蚀阻止层用化学机械平面化(CMP)工艺对氧化膜进行平面化，形成用于露出第一覆盖层124的上表面的第一层间介质膜130；和使用诸如Si3N4的第三绝缘材料在由此得到的结构的整个表面上形成第二绝缘层。
图4示出同时形成用于形成单元阵列区的存储接触的接触孔d1和用于周边电路区的金属接触的接触孔d2、d3和d4的步骤。使用光刻工艺在图3得到的结构的单元阵列区中形成用于形成以导电方式连接到半导体衬底100的有源区的存储接触的接触孔d1，和在周边电路区中形成用于局部互连的金属接触的接触孔d2、d3和d4。
图5示出形成用于形成单元阵列区的存储接触和周边电路区的布线层e2、e3和e4的栓e1的步骤。用CVD法淀积具有良好的充填性的金属，例如钨(W)或TiN，以便充填在图4得到的结构上打开的接触孔d1、d2、d3和d4的内部来形成第二导电层。使用光刻工艺对第二导电层进行返回刻蚀(etching back)，在单元阵列区中的接触孔d1内形成用于形成存储接触的栓e1。在周边电路区内对第二导电层进行图形刻蚀，在用于形成局部互连的接触孔d2、d3和d4的上部上面形成布线层e2、e3和e4。
如参照图3所描述的那样，由于使用CMP工艺使第一层间介质膜130的平面度得到改善，故在刻蚀由金属形成的第二导电层时，如常规方法中那样，可在用于形成布线层e2、e3和e4的光刻工艺期间增加景深(DOF)裕度以使得在台阶部分的第二导电层的过刻蚀为最小。因而，可防止在单元阵列区的接触孔中形成的栓e1的表面由于过刻蚀变成凹槽。
图6示出只在周边电路区中形成第二层间介质膜140的步骤。该只覆盖周边电路区的第二层间介质膜140是这样形成的：在图5中所得结构的整个表面上形成诸如氧化物膜的绝缘膜；和使用第二覆盖层134作为只在单元阵列区内的刻蚀阻止层，通过刻蚀绝缘膜除去该绝缘膜。这样一来，栓e1的上表面在单元阵列区中露出。
图7示出形成存储电极的步骤。通过在图6中得到的单元阵列区中形成诸如掺杂多晶硅层的导电层和对该导电层进行图形刻蚀，形成存储电极142使之穿过栓e1以导电方式连接到半导体衬底100的有源区。也可形成具有下述结构的存储电极：通过依次将TiN膜和多晶硅膜形成为导电层和对TiN膜和多晶硅膜进行图形刻蚀来层叠TiN膜和多晶硅膜。
在图7中，将存储电极142形成为一种圆柱体层叠(OCS)结构。但是，本发明不限于这种结构，可利用简单的层叠结构或其他结构。
图8示出完成电容器的步骤。通过在单元阵列区内的存储电极142的表面上形成由诸如Ta2O5和(Ba，Sr)TiO3的介质材料构成的介质膜144和在该介质膜上形成将TiN膜和多晶硅膜层叠起来的结构的平板电极146，来完成该电容器。
然后，使用形成接触和布线的一般工艺来完成半导体器件的总的结构。在以下的步骤中，由于在单元阵列区中形成电容器和在除单元阵列区之外的区域内形成用于构成局部互连的布线层，因此可减少单元阵列区与包含周边电路区在内的其他区域之间的台阶高度以及在其后的工艺中形成接触和金属布线层时增加工艺裕度。
图9示出了对应于图5的布线层e2、e3和e4的第一级金属布线层中和对应于用按照常规技术的方法制造的半导体器件中的图1的第一布线层32的第一级金属布线层中两种接触电阻的累积分布率。
如图9中所示，当用按照本发明的方法同时形成单元阵列区的存储接触和周边电路区的金属布线层时，金属布线层的接触电阻基本上等于用常规技术形成的接触电阻。因而，通过维持相同的金属布线层中的接触电阻和省去形成金属布线层所需的光刻工艺，可简化工艺。
图10示出用按照本发明的方法完成的半导体器件中的存储接触的接触电阻和用图1中示出的常规技术制造的半导体器件中存储接触的接触电阻两者的的累积分布率。
如图10所示，随着由多晶硅栓形成的存储接触被按照本发明制造的半导体器件中的钨栓所代替，本发明的半导体器件中的接触电阻与用常规技术制造的半导体器件中的存储接触的接触电阻相比减少一个数量级。
按照本发明的优选实施例，通过使用由金属形成的栓来代替如在常规技术中由多晶硅形成的栓以形成存储接触，可减少接触电阻，通过利用COM结构，在形成单元阵列区的存储电极的步骤之后的形成金属布线层的工艺中可减少单元阵列区与周边电路区或中心区之间的台阶高度，在该COM结构中，在形成单元阵列区内的存储电极之前同时形成存储接触和用于周边电路区内的局部互连的金属布线层。因此，使其后的工艺变得方便。
因而，按照本发明，可保证工艺裕度和用简化的制造工艺制造具有低接触电阻的半导体器件，在该工艺过程中，通过在利用COM结构的半导体器件中同时形成用于局部互连的第一级金属布线层和电容器的存储接触，可减少单元阵列区与周边电路区之间的台阶高度。
本发明不限于上述的实施例，在本发明的范围和精神内可由本领域的任何专业人员作出许多变动。

Claims (6)

1.一种半导体器件的形成方法，包括下述步骤：
形成连接到半导体衬底的有源区的位线，该半导体衬底具有形成于单元阵列区和周边电路区内的并被层间介质膜覆盖的晶体管；
使用第一绝缘材料在由此得到的结构上淀积金属形成用于覆盖位线的第一覆盖层；
使用其刻蚀率不同于第一绝缘材料的第二绝缘材料在由此得到的结构的整个表面上形成用于露出第一覆盖层的上表面的第一层间介质膜；
使用第三绝缘材料在第一覆盖层和第一层间介质膜上形成第二覆盖层；
使用光刻工艺同时在单元阵列区中形成用于以导电方式连接到半导体衬底的有源区的存储接触的第一接触孔和在周边电路区中形成用于局部互连的金属接触的第二接触孔；
通过在由此得到的结构的整个表面上淀积金属形成导电层以充填第一和第二接触孔；
通过在除充填于单元阵列区内的第一接触孔中的部分之外的区域内除去导电层，形成第一接触孔内的栓，并通过对周边电路区内的导电层进行图形刻蚀，形成第二接触孔的上部上的布线层；
使用其刻蚀率不同于第三绝缘材料的第四绝缘材料在由此得到的结构中只在周边电路区内形成第二层间介质膜；
在单元阵列区的栓上部的上面形成由第一导电材料构成的存储电极；
在存储电极的表面上形成介质膜；和
在该介质膜上形成由第二导电材料构成的平板电极。
2.权利要求1中所述的方法，其特征在于：第一绝缘材料是氮化物膜和第二绝缘材料是氧化物膜。
3.权利要求1中所述的方法，其特征在于形成第一层间介质膜的步骤包括下述子步骤：
在形成了第一覆盖层的结构的整个表面上淀积氧化物膜；以及
通过化学机械平面化(CMP)工艺对氧化物膜进行平面化，以第一覆盖层作为刻蚀阻止层。
4.权利要求1中所述的方法，其特征在于：形成导电层的步骤中的金属是钨(W)或TiN。
5.权利要求1中所述的方法，其特征在于：在形成第二覆盖层的步骤中将氮化物膜用作第三绝缘材料和在形成第二层间介质膜的步骤中将氧化物膜用作第四绝缘材料。
6.权利要求1中所述的方法，其特征在于形成第二层间介质膜的步骤包括下述子步骤：
在形成了栓和布线层的结构的整个表面上淀积氧化物膜；和
通过用第二覆盖层作为刻蚀阻止层进行刻蚀，只在单元阵列区中除去氧化物膜。
CN97109795A 1996-07-29 1997-04-28 具有“金属上的电容器”结构的半导体器件的制造方法 Expired - Fee Related CN1099707C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR31313/96 1996-07-29
KR1019960031313A KR100213209B1 (ko) 1996-07-29 1996-07-29 반도체장치의 제조방법
KR31313/1996 1996-07-29

Publications (2)

Publication Number Publication Date
CN1172347A true CN1172347A (zh) 1998-02-04
CN1099707C CN1099707C (zh) 2003-01-22

Family

ID=19468004

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97109795A Expired - Fee Related CN1099707C (zh) 1996-07-29 1997-04-28 具有“金属上的电容器”结构的半导体器件的制造方法

Country Status (6)

Country Link
US (2) US5895947A (zh)
JP (1) JP3577197B2 (zh)
KR (1) KR100213209B1 (zh)
CN (1) CN1099707C (zh)
RU (1) RU2176423C2 (zh)
TW (1) TW329548B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100336204C (zh) * 2004-02-11 2007-09-05 因芬尼昂技术股份公司 使用具电化学蚀刻停止的电化学蚀刻制造瓶沟电容器方法
CN100358145C (zh) * 2002-06-27 2007-12-26 三星电子株式会社 半导体存储器件及其制造方法
CN100390985C (zh) * 2002-08-23 2008-05-28 三星电子株式会社 具有柱型帽盖层的半导体器件及其制造方法
CN100418215C (zh) * 2004-03-31 2008-09-10 卡西欧计算机株式会社 半导体器件及其制造方法
CN106803507A (zh) * 2015-11-26 2017-06-06 爱思开海力士有限公司 电子器件及制造其的方法
WO2022028112A1 (zh) * 2020-08-05 2022-02-10 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3305211B2 (ja) * 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
JP4056588B2 (ja) * 1996-11-06 2008-03-05 富士通株式会社 半導体装置及びその製造方法
JPH10242422A (ja) * 1997-02-28 1998-09-11 Toshiba Corp 半導体記憶装置およびその製造方法
KR100273987B1 (ko) * 1997-10-31 2001-02-01 윤종용 디램 장치 및 제조 방법
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
KR100301038B1 (ko) 1998-03-02 2001-09-06 윤종용 씨오비(cob)를구비한반도체메모리장치및그제조방법
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
KR100276390B1 (ko) * 1998-08-10 2000-12-15 윤종용 반도체 메모리 장치 및 그의 제조 방법
KR100343150B1 (ko) * 1998-11-26 2002-10-25 페어차일드코리아반도체 주식회사 금속터미널을구비하는전력반도체모쥴,전력반도체모쥴의금속터미널제조방법및전력반도체모쥴의제조방법
KR100350764B1 (ko) * 1998-12-30 2002-11-18 주식회사 하이닉스반도체 반도체소자의 제조방법
US6100137A (en) * 1999-08-12 2000-08-08 Vanguard International Semiconductor Corporation Etch stop layer used for the fabrication of an overlying crown shaped storage node structure
KR100307533B1 (ko) * 1999-09-03 2001-11-05 김영환 디램셀 제조 방법
US6391658B1 (en) * 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
KR100612554B1 (ko) * 1999-11-12 2006-08-11 주식회사 하이닉스반도체 반도체소자의 캐패시터 및 그의 제조방법
KR100385462B1 (ko) * 2000-06-30 2003-05-27 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US6350649B1 (en) * 2000-10-30 2002-02-26 Samsung Electronics Co., Ltd. Bit line landing pad and borderless contact on bit line stud with etch stop layer and manufacturing method thereof
US6518671B1 (en) * 2000-10-30 2003-02-11 Samsung Electronics Co. Ltd. Bit line landing pad and borderless contact on bit line stud with localized etch stop layer and manufacturing method thereof
KR100346841B1 (ko) * 2000-11-23 2002-08-03 삼성전자 주식회사 저항 소자를 구비하는 반도체 집적 회로 및 그의 제조 방법
KR100408411B1 (ko) 2001-06-01 2003-12-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP2003007854A (ja) * 2001-06-22 2003-01-10 Nec Corp 半導体記憶装置及びその製造方法
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
JP2004071700A (ja) * 2002-08-02 2004-03-04 Nec Electronics Corp 半導体記憶装置及びその製造方法
KR100937993B1 (ko) * 2003-04-29 2010-01-21 주식회사 하이닉스반도체 반도체 메모리장치 및 그 제조 방법
JP4528504B2 (ja) * 2003-08-22 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7397121B2 (en) 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7859112B2 (en) 2006-01-13 2010-12-28 Micron Technology, Inc. Additional metal routing in semiconductor devices
JP4507119B2 (ja) * 2006-07-20 2010-07-21 エルピーダメモリ株式会社 半導体装置およびその製造方法
JP2010212365A (ja) * 2009-03-09 2010-09-24 Sony Corp 固体撮像装置、および、その製造方法、電子機器
KR102249172B1 (ko) * 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
US9502466B1 (en) 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
CN109494222B (zh) * 2017-09-13 2020-10-09 联华电子股份有限公司 半导体存储装置
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223448A (en) * 1991-07-18 1993-06-29 Industrial Technology Research Institute Method for producing a layered capacitor structure for a dynamic random access memory device
KR970011761B1 (ko) * 1994-04-12 1997-07-15 엘지반도체 주식회사 반도체 디램 셀 및 디램셀의 캐패시터 제조 방법
KR0126640B1 (ko) * 1994-05-07 1998-04-02 김주용 반도체소자 및 그 제조방법
JPH09181274A (ja) * 1995-10-27 1997-07-11 Nittetsu Semiconductor Kk 半導体記憶装置およびその製造方法
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
US5872018A (en) * 1997-05-05 1999-02-16 Vanguard International Semiconductor Corporation Testchip design for process analysis in sub-micron DRAM fabrication

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100358145C (zh) * 2002-06-27 2007-12-26 三星电子株式会社 半导体存储器件及其制造方法
CN100390985C (zh) * 2002-08-23 2008-05-28 三星电子株式会社 具有柱型帽盖层的半导体器件及其制造方法
CN100336204C (zh) * 2004-02-11 2007-09-05 因芬尼昂技术股份公司 使用具电化学蚀刻停止的电化学蚀刻制造瓶沟电容器方法
CN100418215C (zh) * 2004-03-31 2008-09-10 卡西欧计算机株式会社 半导体器件及其制造方法
CN106803507A (zh) * 2015-11-26 2017-06-06 爱思开海力士有限公司 电子器件及制造其的方法
CN106803507B (zh) * 2015-11-26 2020-12-15 爱思开海力士有限公司 电子器件及制造其的方法
WO2022028112A1 (zh) * 2020-08-05 2022-02-10 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Also Published As

Publication number Publication date
RU2176423C2 (ru) 2001-11-27
US6037215A (en) 2000-03-14
JP3577197B2 (ja) 2004-10-13
KR980012534A (ko) 1998-04-30
KR100213209B1 (ko) 1999-08-02
US5895947A (en) 1999-04-20
TW329548B (en) 1998-04-11
JPH1074905A (ja) 1998-03-17
CN1099707C (zh) 2003-01-22

Similar Documents

Publication Publication Date Title
CN1099707C (zh) 具有“金属上的电容器”结构的半导体器件的制造方法
KR100695026B1 (ko) 이중 다마스크 캐패시터를 갖는 집적 회로 디바이스 및 관련 제조 방법
US5952687A (en) Semiconductor memory device having a trench capacitor with lower electrode inside the trench
US6168991B1 (en) DRAM capacitor including Cu plug and Ta barrier and method of forming
US20080108203A1 (en) Multi-Layer Electrode and Method of Forming the Same
US6524907B2 (en) Method of reducing electrical shorts from the bit line to the cell plate
CN1123928C (zh) 动态随机存取存储器电容器及其下电极的制造方法
JP2000208743A (ja) ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法
CN1159758C (zh) 动态随机存取存储器及金属连线的制造方法
US6096593A (en) Method of fabricating capacitor of semiconductor device
KR100431744B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0180784B1 (ko) 반도체소자 캐패시터 형성방법
US20020175329A1 (en) Semiconductor apparatus and method of making same
JP3030812B2 (ja) 化学的機械研磨法を利用したｄｒａｍキャパシタの製造法
KR20030001238A (ko) 반도체 장치 및 그 제조 방법
KR100351011B1 (ko) 다이나믹 램 캐패시터 형성 방법 및 다이나믹 램 셀
KR100843940B1 (ko) 반도체소자의 캐패시터 형성방법
KR0168339B1 (ko) 다마신 공정을 이용한 커패시터 제조방법
KR100411300B1 (ko) 반도체 소자의 캐패시터 및 제조방법
CN1290038A (zh) 堆叠电容器存储单元及其制造方法
KR20040060490A (ko) 반도체 소자의 제조방법
KR20000041396A (ko) 메모리소자의 커패시터 제조방법
KR19980035601A (ko) 커패시터의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030122

Termination date: 20110428