KR20030001238A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20030001238A
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capacitor
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나가이유키히로
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미쓰비시덴키 가부시키가이샤
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Abstract

커버리지가 낮은 유전체막을 이용하더라도 두께 변동을 발생하지 않는 구조를 갖는 캐패시터를 갖춘 반도체 장치 및 그 제조 방법을 제공한다.
하부 전극(4a)이 반도체 기판(1)의 불순물 영역(14)에 전기적으로 접속되고, 상부 전극이 외부 배선에 전기적으로 접속된다. 이웃하는 제 1 및 제 2 캐패시터를 구비하며, 이들 캐패시터는, 하부 전극(4a)과, 하부 전극의 상면에 접하면서 그 하부 전극의 주위 측벽면과 연속하는 주위 측벽면을 갖는 유전체막(5a)과, 유전체막의 상면에 접하는 제 1 상부 전극(6a)과, 제 1 상부 전극의 상면에 접하는 제 2 상부 전극(6b)을 구비하고, 반도체 장치는 또한 캐패시터의 사이에서 하부 전극과 유전체층을 피복하는 격벽 절연막을 갖추며, 제 2 상부 전극이 격벽 절연막의 상면에 접해 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는, 리크(leak)가 없는 캐패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 캐패시터의 유전체막에는, CVD(Chemical Vapor Deposition)법에 의한 실리콘 산화막이나 실리콘 질화막 등, 커버리지(coverage)가 대단히 좋은 막이 이용되고 있었다. 이 때문에, 하부 전극이 복잡한 형상을 하고 있더라도 균일한 두께의 막을 형성할 수 있었다. 복잡한 하부 전극의 구조로서는, 원통 구조, 핀(fin) 구조, 폴리 실리콘이 조면화(粗面化)된 구조, 트랜치(trench) 구조 등을 들 수 있다.
도 7 내지 도 11에, 종래의 반도체 장치에 있어서의 캐패시터의 제조 공정을 예시한다. 우선, 아래쪽으로 반도체 기판(도 11참조)을 구비하여, 그 반도체 기판에 형성된 불순물 영역이나 채널 영역을 덮는 절연막(102)이 형성된다. 이 절연막(102)에는, 상기 불순물 영역과 접촉하는 콘택트 플러그(contact plug)(103)가 마련된다. 이어서, 이 콘택트 플러그(103) 및 절연막(102)의 위에 접하여 하부 전극층(104)이 성막된다(도 7). 이 하부 전극층은, 백금 등의 금속막으로 형성할 수 있다. 이어서, 레지스트 패턴 등을 마스크로서 이용하여 하부 전극층을 패터닝하여 저장 노드(하부 전극)(104a)를 형성한다(도 8).
이어서, 저장 노드(104a)의 상면 및 측벽을 덮도록, 유전체막(105)을 성막한다(도 9). 이 다음, 유전체막(105)의 상면 및 측면에 접하여 덮도록 상부 전극용도전막(106)을 성막한다(도 10). 상기한 바와 같은 캐패시터 제조 공정에 의해서,도 11에 나타내는 반도체 장치가 형성된다. 도 11에 의하면, 캐패시터 콘택트 플러그(103)는, 저장 노드(104a)와 반도체 기판의 불순물 영역(114)을 도통시킨다.
또한, 비트선 콘택트(bit line contact)(108)는, 비트선(107)과 반도체 기판에 마련된 불순물 영역(113)을 도통시킨다. 또한, 통상, 워드선(word line)에 이용되는 전송 게이트(transfer gate)(109)는, 반도체 기판의 채널 영역(도시하지 않음)위의 게이트 절연막(110)과, 그 위에 접하여 위치하는 배리어 메탈층(barrier metal layer)(109b)과, 메탈층(109a)으로 구성된다.
최근, 캐패시터의 유전체막으로서, 유전율이 크고, 보다 고용량의 전하를 축적할 수 있는 신소재가 개발되었다. 이 때문에 이들 신소재의 반도체 장치에의 적용이 검토되기 시작하고 있다. 이러한 신소재로서, BST((Ba,Sr)Ti03: 티탄산 바륨 스트론튬)막이나 ST(SrTi03: 티탄산 스트론튬)막을 들 수 있다.
그러나, 이들 신소재는 유전율이 높기 때문에, 고용량을 실현하는 것이 가능하지만, 하부 전극에 대한 커버리지가 낮은 것이 문제시되고 있다. 특히, CVD에 의해 성막을 할 수 없고 스퍼터에 의해서 성막을 할 수밖에 없는 재료는, 커버리지가 대단히 낮게 된다.
커버리지가 낮은 재료를 사용한 경우, 예를 들면 하부 전극이 서로 분리된 요철 형상의 경우, 구석 부분(corner portion)등에 유전체막의 얇은 부분이 발생하는 것을 피할 수 없다. 예를 들면, 유전체막으로서, 커버리지가 나쁜 유전체막이나, 결정성이 강한 유전체막을 형성하는 경우, 도 11의 B와 같은 저장 노드의 구석 부분에서 부분적으로 막두께가 얇은 부분이 발생하기 쉽다. 이 유전체막의 얇은 부분의 막두께가 지나치게 얇으면, 캐패시터에 축적되는 전하의 리크(leak)가 발생하는 개소(place)로 된다. 또한, 리크를 방지하기 위해서 전체적으로 두꺼운 유전체막을 마련하면, 캐패시터의 용량이 저하되어 버린다.
본 발명은, 커버리지가 낮은 유전체막을 얇게 형성하더라도, 리크 개소를 발생하지 않는 구조를 갖는 캐패시터를 갖춘 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예에서의 캐패시터를 갖춘 반도체 장치의 모식도이다.
도 2는 본 발명의 반도체 장치의 캐패시터 부분을 제조할 때에, 하부 전극층의 위에 유전체층을 형성하는 단계의 단면도이다.
도 3은 도 2의 상태에 대하여, 제 1 상부 전극층을 형성하는 단계의 단면도이다.
도 4는 도 3의 상태에 대하여 패터닝 처리를 실행하여, 캐패시터 기본형을 형성하는 단계의 단면도이다.
도 5는 도 4의 상태에 대하여 격벽 절연막을 형성하고, 그 격벽 절연막을 에칭 백 또는 또는 CMP 처리하여, 제 1 전극을 노출시키는 단계의 단면도이다.
도 6은 도 5의 상태에 대하여, 제 2 전극층을 형성하는 단계의 단면도이다.
도 7은 종래의 반도체 장치의 캐패시터 부분을 제조할 때에, 층간 절연막의 위에 하부 전극층을 형성하는 단계의 단면도이다.
도 8은 도 7의 상태의 하부 전극층을 에칭하여 하부 전극을 형성하는 단계의 단면도이다.
도 9는 도 8의 상태에 대하여, 유전체막을 형성하여 패터닝하는 단계의 단면도이다.
도 10은 도 9의 상태에 대하여 상부 전극층을 형성하는 단계의 단면도이다.
도 11은 종래의 캐패시터를 갖춘 반도체 장치의 모식도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판2 : 층간 절연막
3 : 플러그 배선4 : 하부 전극층
4a : 하부 전극5 : 유전체층
5a : 유전체막(캐패시터의 형상)
6 : 제 1 상부 전극층6a :제 1 상부 전극
6b : 제 2 상부 전극층7 : 비트선
8 : 비트선 콘택트9 : 전송 게이트
9a : 게이트 전극9b : 배리어 메탈
10 : 게이트 절연막12 : 격벽 절연막
19 : 캐패시터 기본형20 : 캐패시터.
본 발명의 반도체 장치는, 각각의 하부 전극이 반도체 기판의 불순물 영역에 전기적으로 접속되고, 또한 상부 전극이 외부 배선에 전기적으로 접속되며, 이웃하는 제 1 및 제 2 캐패시터를 구비한 반도체 장치이다. 이 반도체 장치에서, 제 1 및 제 2 캐패시터는 각각, 반도체 기판 위에 형성된 절연층의 상면 및 절연층 내를 지나는 플러그 배선의 상면에 접하는 하부 전극과, 하부 전극의 상면에 접함과 동시에, 그 하부 전극의 주위 측벽면(peripheral sidewall surfaces)에 연속하는 주위 측벽면을 갖는 유전체막과, 유전체막의 상면에 접하는 제 1 상부 전극과, 제 1 상부 전극의 상면에 접하는 제 2 상부 전극을 구비한다. 반도체 장치는, 또한, 제 1 및 제 2 캐패시터의 사이에서, 절연층의 상면에 접하고, 하부 전극 및 유전체막의 측벽을 덮는 격벽 절연막을 구비하며, 제 2 상부 전극이 격벽 절연막의 상면에 접한다.
이 구성에 의해, 평면형상의 하부 전극층의 위에 배치된 평면형상의 유전체층으로부터만 캐패시터 기본형의 유전체막이 형성된다. 이 때문에, 커버리지가 나쁜 유전체막이나, 결정성이 강한 유전체막이더라도, 구석 부분(corner portion)과 같은 복잡한 형상의 하부 전극을 피복하는 일이 없다. 이 때문에, 리크가 발생할 정도로 막 두께가 얇은 개소를 발생시키지 않는다. 또한, 제 1 및 제 2 캐패시터의 유전체막을 같은 높이에 형성할 수 있다. 이 때문에, 예를 들면, 또한, 평면적으로 넓은 퇴적층으로부터 개개의 캐패시터를 패터닝할 수 있다. 이 때문에, 하나의 캐패시터의 안에서 막 두께 변동이 크게 발생하는 요소를 배제할 수 있다. 이 결과, 개개의 캐패시터의 안에서 유전체막이 극단적으로 얇은 개소가 발생하는 일이 없게 되기 때문에, 리크를 방지할 수 있다. 이 유전체층에는, 커버리지가 나쁜 고유전율의 유전체 재료를 충분히 얇게 형성하여 이용할 수 있기 때문에, 고용량의 캐패시터를 갖춘 반도체 장치를 얻을 수 있다.
상기 본 발명의 반도체 장치에서는, 격벽 절연막이, 제 1 상부 전극의 측벽의 하단으로부터 소정 높이까지를 덮을 수 있다.
이 구성에 의해, 리크를 발생하는 일 없이, 제 2 상부 전극을 복수의 캐패시터에 걸쳐 연속하여 마련하는 것이 용이하게 된다. 이 때문에, 복수의 캐패시터를 제 2 상부 전극에 의해서 용이하게 접속하는 것이 가능해 진다.
본 발명의 반도체 장치에서는, 격벽 절연막이, 제 1 및 제 2 캐패시터의 사이에 열린 간극을 매우는 절연막이 되도록 할 수 있다.
이 구성에 의해, 개개의 캐패시터를 분리하여, 개개의 캐패시터에 리크를 발생하지 않도록 할 수 있다.
상기 본 발명의 반도체 장치에서는, 제 2 상부 전극이, 격벽 절연막에 의해서 분리된 제 1 및 제 2 캐패시터에 걸쳐 연속하여 마련될 수 있다.
이 구성에 의해, 복수의 캐패시터의 상부 전극을 용이하게 접속할 수 있다. 따라서, 캐패시터의 제 2 상부 전극과 도통하는 외부 배선의 배치 등의 자유도를 넓힐 수 있다.
상기 본 발명의 반도체 장치에서는, 제 1 상부 전극의 폭이, 위쪽으로 갈수록 좁게 되도록 테이퍼링될 수 있다.
이 구성에 의해, 테이퍼링을 일으키는 에칭을 실행하는 것에 의해, 사진제판의 최소폭(the minimum width in a photomechanical process)보다도 좁은 폭의 공극(gap)을 이웃하는 캐패시터 사이에 마련할 수 있다. 이 결과, 유전체막의 면적을 최대한 넓게 할 수 있다, 따라서, 캐패시터 용량을 더욱 크게 하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법은, 하부 전극이 반도체 기판의 불순물 영역에 전기적으로 접속되고, 또한 상부 전극이 외부 배선에 전기적으로 접속되는, 복수의 캐패시터를 갖는 반도체 장치를 제조하는 방법이다. 이 제조 방법에서는, 반도체 기판의 위에 형성된 절연층 및 그 절연층에 마련된 플러그 배선의 위에 접하여 위치하는 하부 전극층을 형성하는 공정과, 하부 전극층의 위에 유전체층을 형성하는 공정과, 유전체층의 위에 제 1 상부 전극층을 형성하는 공정과, 하부 전극층, 유전체층 및 제 1 상부 전극층을 패터닝하여, 하부 전극, 유전체막, 및 제 1 상부 전극으로 이루어지는 복수의 캐패시터 기본형(basic capacitor structure)을 형성하는 공정과, 복수의 캐패시터 기본형의 간극(gap) 및 제 1 상부 전극을 덮는 절연층을 형성하는 공정과, 절연층의 상층부를 제거하여, 복수의 캐패시터 기본형을 분리시키는 격벽 절연막을 형성함과 동시에, 제 1 상부 전극을 노출시키는 공정을 구비한다.
이 구성에 의해, 평탄하고 넓은 하부 전극층의 위에 넓은 유전체층을 형성하여, 거기에서 각 캐패시터 기본형의 유전체막을 획정(define)한다. 이 때문에, 유 전체막의 막 두께 변동이 발생하기 어렵고 균일한 두께의 유전체막이 얻어진다. 또한, 이 평탄한 넓은 퇴적층으로부터 캐패시터를 패터닝하기 때문에, 유전체막의 두께가 극단적으로 얇은 개소가 캐패시터에 포함되는 것을 방지할 수 있다. 이 결과, 리크가 적은 캐패시터를 갖춘 반도체 장치를 얻을 수 있다. 또한, 높은 유전율의 유전체 재료를 이용하는 것에 의해, 고용량의 캐패시터를 얻을 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 제 1 상부 전극을 노출시키는 공정의 후에, 제 1 상부 전극에 접하여 위치하는 제 2 상부 전극층을 형성하는 공정을 갖출 수 있다.
이 구성에 의해, 상기 제 2 상부 전극층에 의해 개개의 캐패시터를 용이하게 접속할 수 있다. 이 때문에, 캐패시터의 제 2 상부 전극층이 접속되는 외부 배선의 배치 등의 자유도를 향상시킬 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 하부 전극층을 형성하는 공정의 후, 유전체층을 형성하는 공정의 앞에, 하부 전극층을 평탄화하는 공정을 갖출 수 있다.
예를 들면, 용량을 크게 하기 위해서 유전체막의 두께를 대단히 얇게 할 때에, 하부 전극층의 표면 조도(表面 粗度)(surface coarseness)가 문제가 되는 일이 있다. 표면 조도가 큰 경우, 유전체막이 국소적으로 얇은 개소가 발생하여, 리크가 발생하는 경우가 있다. 상기의 구성에 의해, 하부 전극층에 CMP 처리 등 평탄화 처리를 실시하는 것에 의해, 평활한 하부 전극 표면이 얻어지기 때문에, 예를 들면, 유전체막을 대단히 얇게 하더라도 국소적인 리크 발생 개소를 발생하는 일이 없게 된다. 평탄화 처리는 CMP 연마 등에 의해서 실행할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 하부 전극층을 형성하는 공정의 앞에, 그 하부 전극층이 형성되는 절연층을 평탄화하는 공정을 갖출 수 있다.
이 구성에 의해, 절연층의 평탄성이 양호해지고, 그 위에 평탄성이 양호한 하부 전극층을 형성할 수 있다. 이 때문에, 특히 하부 전극층에 평탄화 처리를 하지 않더라도 균일한 막두께의 유전체층을 형성하는 것이 가능해진다. 단, 상기의 절연층의 평탄화 처리를 실행한 뒤에, 또한 하부 전극층의 평탄화 처리를 실행하더라도 좋다.
본 발명의 반도체 장치의 제조 방법에서는, 캐패시터 기본형을 형성하는 패터닝 공정에 있어서, 제 1 상부 전극의 폭이, 위쪽으로 갈수록 좁게 되는 테이퍼링된 형상으로 되도록 패터닝할 수 있다.
이 구성에 의하면, 테이퍼링을 일으키는 에칭을 실행하는 것에 의해, 사진 제판의 최소폭보다도 좁은 폭의 공극(gap)을 이웃하는 캐패시터의 사이에 마련할 수 있다. 이 결과, 유전체막의 면적을 최대한 넓게 할 수 있기 때문에, 캐패시터 용량을 더욱 크게 하는 것이 가능해진다.
다음에 도면을 이용하여 본 발명의 실시예에 대하여 설명한다.
도 1은, 본 발명의 실시예에 있어서의 반도체 장치의 모식도이다. 도 1에 나타내는 구조에 있어서, 캐패시터(20)는, 층간 절연막(2)의 위에 복수개 배열되어 있다.
각 캐패시터(20)는, 캐패시터 플러그 배선(3)에 접속하는 하부 전극(4a)과, 그 위의 유전체막(5a)과, 그 위의 제 1 상부 전극(6a)을 구비하고 있다. 각각의 캐패시터(20)는 격벽 절연막(partition insulating films)(12)에 의해서 분리되어 있다. 또, 각 캐패시터(20)의 제 1 상부 전극(6a) 및 각 격벽 절연막(12)의 상면에는, 연속하는 공통의 상부 전극층(6b)이 접하여 마련되어 있다.
또한, 캐패시터 플러그 배선(3)은 반도체 기판(1)의 불순물 영역(소스/드레인)(14)에 접속되어 있다. 비트선(7)도 비트선 콘택트(8)에 의해, 반도체 기판(1)의 소스/드레인(13)에 접속되어 있다. 캐패시터 플러그 배선에 접속되는 소스/드레인(14)과, 비트선 콘택트에 접속하는 소스/드레인(13)과의 사이에 채널 영역(도시하지 않음)이 배치된다. 이 채널 영역에 접해서 게이트 절연막(10)이 배치된다. 또, 게이트 절연막(10)의 위에는. 배리어 메탈(9b)과, 게이트 전극(9a)으로 구성되는 전송 게이트(9)가 배치되어 있다.
상기의 트랜지스터가 메모리 셀을 구성하는 경우, 기억은 소스/드레인에 접속된 캐패시터에 축적된다. 도 1에 나타내는 캐패시터(20)는, 평면 형상의 하부 전극의 상면에, 평판상의 유전체막(5a)이 접하고, 그 윗면에 제 1 상부 전극(6a)이 접하고 있다. 이 때문에, 유전체막이 구석 부분(corner portions)과 같은 복잡한 형상의 부분을 피복하는 일이 없다. 그 결과, 커버리지가 나쁜 유전체막이나 결정성이 강한 유전체막을 형성하는 경우에도, 균일한 막 두께의 유전체막을 얻을 수 있다.
특히, 종래, 리크가 발생하던 도 1의 A와 같은 단부(edge portion)에서도, 구석 부분(corner portions)이 없기 때문에, 리크를 일으킬 염려가 있는 개소를 없앨 수 있다. 또한, 상기 본 실시예에서는, 얇은 막 두께의 개소를 생기지 않게 하기 때문에, 유전체막의 전체의 막 두께를 그 정도로 두텁게 할 필요가 없다. 그 결과, 높은 용량을 확보할 수 있다.
상기의 반도체 장치의 캐패시터의 부분은, 다음 공정에 따라서 제조할 수 있다. 우선, 층간 절연막(2) 및 그 속에 설치된 플러그 배선(3)의 위에 접하여, 하부 전극층(4)으로 되는 도전층을 성막한다. 이 다음, 이 하부 전극층이 거칠은 것을 평활하게 하기 위해서, 평활화 처리를 실행하더라도 좋고, 평활화 처리를 실행하지 않고서, 다음 공정으로 이행하더라도 좋다. 또한, 그 전에 형성한 층간 절연막(2)은, 형성 후에 평탄화 처리를 실행하는 것이 바람직하다.
이어서, 그 하부 전극층(4)의 위에 접하여 유전체층(5)을 형성한다(도 2). 또, 도 3에 도시하는 바와 같이, 그 유전체층(5)의 위에 제 1 상부 전극층(6)을 형성한다. 다음에, 포토 레지스트 패턴 등을 마스크로서 이용한 에칭에 의해, 제 1 상부 전극층을 패터닝하여 제 1 상부 전극을 형성한다. 또한, 그 제 1 상부 전극을 마스크로서 이용하여, 유전체막(5a)과 하부 전극층(4)을 패터닝한다. 이 패터닝에 의해, 하부 전극(4a)과, 유전체막(5a)과, 제 1 상부 전극(6a)으로 이루어지는 캐패시터 기본형(19)이 형성된다(도 4). 상기의 캐패시터 기본형(19)은, 서로 공극(gap)으로 분리되어 있다.
이어서, 상기 공극을 채우고(fill in), 또, 제 1 상부 전극을 덮도록 격벽 절연막을 형성한다. 이어서, 이 격벽 절연막을 에칭 백(etching back) 하거나 또는 CMP(Chemical Mechanical Polishing)를 실행하는 것에 의해, 제 1 상부 전극을 노출시킨다(도 5). 이 격벽 절연막의 에칭 백 또는 CMP에 의해, 격벽 절연막(12)은 캐패시터 기본형(19)의 사이의 공극의 상부를 남겨 두고서 채우는 것 같은 형상으로 된다. 도 5의 상태에 대하여, 제 2 상부 전극층을 구성하는 도전층을 형성한다(도 6).
상기의 제조 방법에 의하면, 커버리지가 나쁜 유전체막이더라도, 또한 결정성이 강한 유전체막이더라도, 평탄한 대면적의 막으로부터 캐패시터 기본형을 획정하게 된다. 이 때문에, 구석 부분(corner portion)에 피복되는 유전체막 등의 개소를 발생시키지 않는다. 또한, 유전체막으로서, 균일한 두께의 평탄한 막만을 갖는 캐패시터를 형성할 수 있다. 따라서, 유전체막의 커버리지의 좋고 나쁨이나 결정성의 대소에 상관하지 않고, 유전율이 높은 신소재를 이용할 수 있다. 이 결과, 리크의 염려가 없는 캐패시터를 얻을 수 있다. 또한, 유전체막에 유전율이 높은재료를 이용하는 것에 의해, 고용량의 캐패시터를 얻을 수 있다.
상기에서, 본 발명의 실시예에 대하여 설명을 하였지만, 상기에 개시된 본 발명의 실시예는, 어디까지나 예시이고, 본 발명의 범위는 이들 발명의 실시예에 한정되지 않는다. 본 발명의 범위는, 특허청구범위의 기재에 의해서 나타내어지고, 또한 특허청구범위의 기재와 균등의 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
본 발명의 반도체 장치 및 그 제조 방법을 이용하는 것에 의해, 커버리지가 나쁜 유전체 재료를 이용하더라도, 하부 전극의 구석 부분(corner portion)을 피복하는 유전체막의 개소를 발생시키지 않는다. 또한, 대면적이 평탄한 유전체층으로부터 캐패시터 기본형의 유전체막을 획정하기 때문에, 균일한 막 두께의 유전체막을 갖춘 캐패시터를 형성할 수 있다. 이 때문에, 리크가 없으면서 용량이 큰 미세사이즈의 캐패시터를 얻을 수 있다.

Claims (3)

  1. 각각의 하부 전극이 반도체 기판의 불순물 영역에 전기적으로 접속되고, 또한 상부 전극이 외부 배선에 전기적으로 접속되고, 이웃하는 제 1 및 제 2 캐패시터를 구비하는 반도체 장치에 있어서,
    상기 제 1 및 제 2 캐패시터는 각각,
    상기 반도체 기판의 위에 형성된 절연층의 상면 및 상기 절연층내를 지나는 플러그 배선의 상면에 접하는 하부 전극과,
    상기 하부 전극의 상면에 접하고, 또한 그 하부 전극의 주위 측벽면에 연속하는 주위 측벽면을 갖는 유전체막과,
    상기 유전체막의 상면에 접하는 제 1 상부 전극과, 상기 제 1 상부 전극의 상면에 접하는 제 2 상부 전극을 구비하며,
    상기 반도체 장치는, 또한, 상기 제1 및 제 2 캐패시터의 사이에서, 상기 절연층의 상면에 접하며, 상기 하부 전극 및 상기 유전체막의 측벽을 덮는 격벽 절연막을 구비하고,
    상기 제 2 상부 전극이 상기 격벽 절연막의 상면에 접하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 격벽 절연막이 상기 제 1 상부 전극의 측벽의 하단으로부터 소정 높이까지를 덮는 반도체 장치.
  3. 하부 전극이 반도체 기판의 불순물 영역에 전기적으로 접속되고, 또한 상부 전극이 외부 배선에 전기적으로 접속되는, 복수의 캐패시터를 구비한 반도체 장치를 제조하는 방법에 있어서,
    상기 반도체 기판의 위에 형성된 절연층 및 그 절연층에 마련된 플러그 배선의 상면에 접하는 하부 전극층을 형성하는 공정과,
    상기 하부 전극층의 위에 유전체층을 형성하는 공정과,
    상기 유전체층의 위에 제 1 상부 전극층을 형성하는 공정과,
    상기 하부 전극층, 상기 유전체층 및 상기 제 1 상부 전극층을 패터닝하여, 하부 전극, 유전체막, 및 제 1 상부 전극으로 이루어지는 복수의 캐패시터 기본형을 형성하는 공정과,
    상기 복수의 캐패시터 기본형의 간극 및 상기 제 1 상부 전극을 덮는 절연층을 형성하는 공정과,
    상기 절연층의 상층부를 제거하여, 상기 복수의 캐패시터 기본형을 격리시키는 격벽 절연막을 형성하고, 또한 상기 제 1 상부 전극을 노출시키는 공정을 구비한, 반도체 장치의 제조 방법.
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