JP4023163B2 - キャパシタとその製造方法および半導体装置とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、キャパシタとその製造方法および半導体装置とその製造方法に関し、詳しくはキャパシタとその製造方法および半導体装置とその製造方法に関する。
【0002】
【従来の技術】
微細化されたDRAMのメモリセルでは、減少するキャパシタ面積に対応してDRAMに必要なキャパシタ容量を確保するため、下部電極のキャパシタ絶縁膜側表面の粗面化やキャパシタ絶縁膜への高誘電体材料の適用が進んでいる。130nm世代から凹型電極内部をキャパシタ有効面積として使用する、いわゆる凹型シリンダ(Concave type)電極において、金属下部電極にTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせることが適用され始めている。
【0003】
さらに世代が進むと、電極間の絶縁分離を確保するための電極間スペースが物理量として縮小化することが困難となり、また電極抵抗の問題から金属電極膜厚の薄膜化にも限界があるため、凹型電極の内部空間はデバイスシュリンク(デバイス縮小)率以上に縮小されると予想される。
【0004】
そこで、データ保持特性の悪化や微細化によるビット線寄生容量の増加の問題を回避するために、DRAMのセルキャパシタは微細化に対抗して必要容量を確保する必要がある。
【0005】
【発明が解決しようとする課題】
しかしながら、セルの微細化と上述の容量確保技術には不整合が生じている。すなわち粗面化技術や高誘電体材料の適用は、ある程度の膜厚を必要とするので微細化された電極にそれらが適用できないという問題である。
【0006】
すなわち、凹型の下部電極の内部表面に形成される誘電体膜は、リーク電流抑制の観点から、例えばTa2 O5 、STO等の誘電体膜では15nm〜20nm程度の膜厚が必要であり、BSTの場合では30nm程度の膜厚が必要となる。このように、リークを抑制するのに必要な厚さの誘電体膜を被覆した場合には、図6に示すように、凹型の下部電極631の内部は、誘電体膜632によってほとんどが埋め込まれる。その結果、上部電極633の埋め込み不良が発生する。また、誘電体膜632の実効面積が低下して、所望の容量を得ることが困難になる。
【0007】
また、HSG(Hemispherical Silicon Grain)技術による粗面化では容量増大を狙うために、直径が20nm〜60nm程度の複数の半球形状に表面を形成した電極を用いる必要がある。しかしながら、図7に示すように、HSG技術によって凹型の下部電極731の内面にHSG735を形成して粗面化した場合には、下部電極731の内部がHSG735によって埋め込まれる。その結果、誘電体膜の成膜が困難になり、さらに上部電極に埋め込み不良が発生し、誘電体膜の実行面積が低下して、所望の容量を得ることが困難になる。
【0008】
このように、凹型シリンダ電極は、凹型の電極内壁を電極面積として使用するにも関わらず、電極間分離スペースと電極膜厚を確保すると、粗面化や高誘電体材料の必要膜厚が確保できないという、下部電極内部の空間不足の問題が100nm世代以降で顕著になると予想される。このため、キャパシタの必要容量を確保するための新技術が適用できなくなるという事態が発生する。
【0009】
上記の問題は、いささか深刻であり、従来までのようにキャパシタの高さを高くすれば解決できるという単純な問題ではなく、物理量の縮小限界に由来する平面方向の微細化の限界である。そこで、3次元化した電極の膜厚方向を平面方向で使用している今の電極の構造的な問題を解決する必要がる。
【0010】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたキャパシタとその製造方法および半導体装置とその製造方法である。
【0011】
本発明のキャパシタは、基体上の絶縁膜に形成された凹部内に下部電極と誘電体膜と上部電極とを積層してなるキャパシタにおいて、前記凹部は第1の方向に所定のピッチで複数設けられ、前記基体上に前記第1の方向に形成される複数のセルのうち隣接する二つのセルにまたがって形成されていて、前記下部電極は前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離されることで隣接する凹部内のそれぞれの下部電極は電気的に独立に形成され、複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成されているものである。
【0012】
上記キャパシタでは、絶縁膜に隣接する二つのセルにまたがって形成された凹部内面に、隣接する二つのセルのそれぞれに対応しかつ凹部内で対向するように二つに分離されている下部電極が形成されていることから、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースになるので、スペースが3倍以上になって2世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、金属下部電極にTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、HSG技術の適用が可能になる。
【0013】
本発明のキャパシタの第1製造方法は、複数のセルが形成される基体上に絶縁膜を被覆する工程と、前記絶縁膜に前記セルのうち隣接する二つのセルを一組として、複数組の隣接する二つのセルにまたがって第1の方向に所定のピッチで複数の凹部を形成する工程と、前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、前記各下部電極を被覆する誘電体膜を形成する工程と、前記誘電体膜を被覆する上部電極を形成する工程とを備え、複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成される。
【0014】
上記キャパシタの第1製造方法では、基体上を被覆する絶縁膜に、基体上に形成される複数のセルのうち隣接する二つのセルを一組として、隣接する二つのセルにまたがりかつ隣接する複数組にわたって凹部を形成し、各セルごとに凹部内面の下部電極材料膜を分離して下部電極を形成することから、キャパシタ有効面積となる電極部分が対向するように形成される。このため、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースになるので、スペースが3倍以上になって2世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、金属下部電極にTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、HSG技術の適用が可能になる。
【0015】
本発明のキャパシタの第2製造方法は、隣接する二つのセルが複数形成される基体上に絶縁膜を形成する工程と、前記絶縁膜に前記隣接する二つのセルにまたがって第1の方向に所定のピッチで複数の凹部を形成する工程と、前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、前記各下部電極を被覆する誘電体膜を形成する工程と、前記誘電体膜を被覆する上部電極を形成する工程とを備え、複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成される。
【0016】
上記キャパシタの第2製造方法では、隣接する二つのセル上を被覆する絶縁膜に、隣接する二つのセルにまたがる凹部を形成し、凹部内面の下部電極材料膜を分離して下部電極を形成することから、キャパシタ有効面積となる電極部分が対向するように形成される。このため、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースになるので、スペースが3倍以上になって2世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、金属下部電極にTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、HSG技術の適用が可能になる。
【0017】
本発明の半導体装置は、基体上の絶縁膜に形成された凹部内に下部電極と誘電体膜と上部電極とを積層してなるキャパシタを有するダイナミックランダムアクセスメモリを備えた半導体装置において、前記凹部は第1の方向に所定のピッチで複数設けられ、前記基体上に前記第1の方向に形成される複数のセルのうち隣接する二つのセルにまたがって形成されていて、前記下部電極は前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離されることで隣接する凹部内のそれぞれの下部電極は電気的に独立に形成され、複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成されているものである。
【0018】
上記半導体装置では、前記本発明のキャパシタと同様なる作用、効果が得られる。
【0019】
本発明の半導体装置の第1製造方法は、複数のセルが形成される基体上に絶縁膜を形成する工程と、前記絶縁膜に前記セルのうち隣接する二つのセルを一組として、複数組の隣接する二つのセルにまたがって第1の方向に所定のピッチで複数の凹部を形成する工程と、前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、前記各下部電極を被覆する誘電体膜を形成する工程と、前記誘電体膜を被覆する上部電極を形成する工程とを備え、複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成することによりダイナミックランダムアクセスメモリのキャパシタを形成する。
【0020】
上記半導体装置の第1製造方法では、前記本発明のキャパシタの第1製造方法と同様なる作用、効果が得られる。
【0021】
本発明の半導体装置の第2製造方法は、隣接する二つのセルが複数形成される基体上に絶縁膜を形成する工程と、前記絶縁膜に前記隣接する二つのセルにまたがって第1の方向に所定のピッチで複数の凹部を形成する工程と、前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、前記各下部電極を被覆する誘電体膜を形成する工程と、前記誘電体膜を被覆する上部電極を形成する工程とを備え、複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成することによりダイナミックランダムアクセスメモリのキャパシタを形成する。
【0022】
上記半導体装置の第2製造方法では、前記本発明のキャパシタの第2製造方法と同様なる作用、効果が得られる。
【0023】
【発明の実施の形態】
本発明のキャパシタに係る一実施の形態を、図1の概略構成断面図によって説明する。図1では、ダイナミックランダムアクセスメモリ(以下DRAMという)のキャパシタを示す。なお、図面では、第1絶縁膜下に形成されるDRAMメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【0024】
図1に示すように、DRAMのセルトランジスタ等(図示せず)が形成された基体(図示せず)上に第1絶縁膜21が、例えば酸化シリコン膜で形成されている。この第1絶縁膜21は、一般に知られている誘電率が例えば3以下の無機系低誘電率膜もしくは有機系低誘電率膜で形成されていてもよい。上記第1絶縁膜21上には、ストッパ絶縁膜22が例えば窒化シリコン膜で形成されている。このストッパ絶縁膜22から上記第1絶縁膜21には、各セルに対応して、トランジスタの拡散層に接続される記憶ノードコンタクト25が形成されている。図面では、隣接する二つのセル(例えば第1セル11(11a)と第2セル11(11b))の記憶ノードコンタクト25a、25bを一組として、二組の記憶ノードコンタクトが形成されている。もちろん、記憶ノードコンタクト25(25a)、25(25b)は、基体上に形成されるセル数に応じて複数組形成される。
【0025】
上記ストッパ絶縁膜22上には、第2絶縁膜27が、例えば酸化シリコン膜で形成されている。この第2絶縁膜27も上記第1絶縁膜21と同様なる膜で形成することが可能である。また上記第2絶縁膜27はキャパシタの高さを決定する膜であるため、必要とされるキャパシタの高さが確保される膜厚に形成されている。
【0026】
上記第2絶縁膜27には凹型電極構造のキャパシタが形成される凹部28が、形成されている。この凹部28の底部には隣接する二つのセルを一組として上記記憶ノードコンタクト25a、25bが露出されている。すなわち、隣接する二つのセルにまたがって凹部28が形成されている。
【0027】
上記凹部28内には、底部に露出されている各記憶ノードコンタクト25a、25bに接続する下部電極31(31a)、31(31b)が形成されている。この下部電極31a、31bは、凹部28の側壁および底部において、下部電極により凹部28内に露出された記憶ノードコンタクト25a、25bが接続されないように分離されている。さらに、上記凹部28内には、上記下部電極31a、31bを被覆する誘電体膜32が形成されている。この誘電体膜32には、例えばTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料膜を用いることができる。さらに誘電体膜32上には上部電極33が形成されている。この上部電極33には、ドープトポリシリコンを用いることができる。また、金属材料膜もしくは導電性を有する金属化合物膜を用いることができる。
【0028】
なお、上記第2絶縁膜27に対して第1絶縁膜21がエッチングストッパとしての機能を有する膜であれば、上記ストッパ絶縁膜22は形成される必要はない。
【0029】
上記キャパシタ10では、第2絶縁膜27に隣接する二つのセルにまたがって形成された凹部28内面にキャパシタ有効面積となる下部電極31a、31bが対向するように形成されていることから、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースになるので、スペースが3倍以上になって2世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、下部電極31a、31bに、Ta2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料からなる誘電体膜32を組み合わせる技術や、HSG技術の適用が可能になる。
【0030】
次に、本発明のキャパシタの第1製造方法に係る第1実施の形態の一例を、図2の製造工程断面図によって説明する。図2では、一例として、DRAMのキャパシタの製造工程を示す。なお、図面では、第1絶縁膜下に形成されるDRAMメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【0031】
図2の(1)に示すように、DRAMのセルトランジスタ(図示せず)を形成した後、そのセルトランジスタを覆う第1絶縁膜21を形成する。さらに第1絶縁膜21上にストッパ絶縁膜22を形成する。その後、通常の製造方法によって、ストッパ絶縁膜22から第1絶縁膜21にかけて記憶ノードコンタクト25を形成する。この記憶ノードコンタクト25は各セル11ごとに、例えば図2の(2)に示すレイアウト図のように、X軸およびY軸方向に、等間隔に設けられている。なお、上記記憶ノードコンタクト25はポリシリコンプラグ等を使用して形成される。その際、MIM構造のキャパシタを形成する場合は、上記記憶ノードコンタクト25上面部分をチタンシリサイド化する等の処理を行なっておく。なお、(1)図は(2)図のA−A’線断面を表している。
【0032】
次いで、上記ストッパ絶縁膜22上に電極支持材料となる第2絶縁膜27を、電極の高さに相当する所望の膜厚だけ形成する。この第2絶縁膜27の膜厚は、略キャパシタの高さとなるので、形成されるキャパシタの大きさと必要容量に応じて決定する。
【0033】
次に、図2の(2)のレイアウト図に示すように、第2絶縁膜27上にマスク51を例えばレジストで形成し、通常のリソグラフィー技術によりこのマスク51に開口パターン52を形成する。そしてこのマスク51を用いて、第2絶縁膜27をエッチング加工することにより、底部において第1の方向(図面Y方向)に隣接する二つのセルの記憶ノードコンタクト25(25a)、25(25b)の組がX方向に複数組露出する凹部28を形成する。その後マスク51を除去する。続いて、上記凹部28の内面を全面被覆するように、例えばルテニウム(Ru)などの金属膜からなる下部電極材料膜41を、例えば20nm程度の厚さに形成する。
【0034】
次に、図2の(3)に示すように第2絶縁膜27上の下部電極材料膜41を除去することで凹部28内面のみに下部電極材料膜41残す。その方法は、例えば、レジスト塗布して表面を平坦化した後、化学的機械研磨(以下、CMPという)、エッチバック等の方法によって実現できる。
【0035】
次いで、図2の(4)の概略構成断面図および(5)のレイアウト図に示すように、上記凹部28の内面に形成された下部電極材料膜41が記憶ノードコンタクト25(25a)、25(25b)と別個に接続するように、すなわち凹部28の底部に接続される記憶ノードコンタクト25a、25bが下部電極材料膜41によって接続されないように、凹部25内の下部電極材料膜41を分離するマスクパターン53を形成する。ここでは、図面Y方向に隣接する凹部28にまたがって下部電極材料膜41を被覆し、かつ凹部28内では分離されるようにマスクパターン53を形成する。そしてこのマスクパターン53を用いて、下部電極材料膜41をエッチング加工する。なお、レイアウト図では下部電極材料41の図示は省略した。なお、(4)図は(5)図のB−B’線断面を表している。
【0036】
その結果、図2の(6)に示すように、凹部28内において、記憶ノードコンタクト25(25a)に接続する下部電極31(31a)と記憶ノードコンタクト25(25b)に接続する下部電極31(31b)とが形成される。
【0037】
次いで、図2の(7)に示すように、下部電極31a、31bを覆うように高誘電体膜32を形成した後、Ruのような金属膜もしくはTiNのような金属化合物膜を堆積して上部電極33を形成する。
【0038】
上記キャパシタ10の第1製造方法によれば、上記基体上を被覆する第2絶縁膜27に、基体上に形成される複数のセルのうち隣接する二つのセルを一組として、隣接する二つのセルにまたがりかつ隣接する複数組にわたって凹部28を形成し、各セルごとに凹部28内面の下部電極材料膜41を分離して下部電極31a、31bを形成することから、キャパシタ有効面積となる下部電極31a、31bが対向するように形成される。このため、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースになるので、スペースが3倍以上になって2世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。
【0039】
また、上記製造方法によれば、例えば、ビット線ピッチが160nmのメモリセルでは、下部電極31a、31b間の距離を40nm確保したとして、2メモリセル分のビット線ピッチから凹部28内底部の下部電極31a、31b間距離と両側に隣接する凹部28に形成された下部電極31a、31b間の距離とを引いて求める凹部28の幅は、160×2−40−2×20=240nmとなるので、凹部28内面に誘電体膜32として高誘電体のBSTを30nmの膜厚で被覆しても、凹部28内には十分に上部電極33を埋め込む空間的余裕が確保される。一方、従来構造の場合には、1メモリセル分のビット線ピッチから開口部内の下部電極間距離と両側に隣接する開口部に形成された下部電極間距離とを引いて求める開口部幅は、160−40−2×20=80nmなので、製造ばらつきやアスペクト比を考えると30nmの膜厚を有する誘電体膜の適用は困難である。
【0040】
次に、本発明のキャパシタの第1製造方法に係る第2実施の形態を、図3の製造工程断面図によって説明する。図3では、一例として、DRAMのキャパシタの製造工程を示す。なお、図面では、第1絶縁膜下に形成されるDRAMメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【0041】
前記図2の(1)〜(3)によって説明したのと同様に加工を行い、図3の(1)に示すように、DRAMのセルトランジスタ(図示せず)等を覆う第1絶縁膜21上にストッパ絶縁膜22を形成し、ストッパ絶縁膜22から第1絶縁膜21にかけて記憶ノードコンタクト22(22a、22b)を形成する。次いで、上記ストッパ絶縁膜22上に電極支持材料となる第2絶縁膜27を電極の高さに相当する所望の膜厚だけ形成し、この第2絶縁膜27に、底部において図面Y方向(第1の方向)に隣接する二つのセルの記憶ノードコンタクト25(25a)、25(25b)の組がX方向に複数組露出する凹部28を形成する。続いて、上記凹部28の内面が全面被覆される下部電極材料膜41を形成する。さらに第2絶縁膜27上の下部電極材料膜41を除去して、凹部28内面のみに下部電極材料膜41を残す。
【0042】
次いで、下部電極材料膜41が形成された凹部28内面にサイドウォール形成膜を成膜した後、異方性エッチングによりサイドウォール形成膜をエッチバックして、凹部28の側壁にサイドウォールスペーサ43を形成する。
【0043】
さらに図3の(2)のレイアウト図に示すように、二つのセル11a、11bの記憶ノードコンタクト25(25a)、25(25b)の組上を覆うものでY方向に配設されるラインアンドスペースパターンからなるマスク55を形成する。その後、このマスク55を用いたエッチングにより、下部電極材料膜41〔図3の(1)参照〕が記憶ノードコンタクト25a、25bと別個に接続するように、すなわち凹部28の底部に接続される記憶ノードコンタクト25a、25bが下部電極材料膜41によって接続されないように、凹部28側面に露出している下部電極材料膜41を除去する。
【0044】
その結果、図3の(3)に示すように、凹部28内において、記憶ノードコンタクト25(25a)に接続する下部電極31(31a)と記憶ノードコンタクト25(25b)に接続する下部電極31(31b)とが形成される。次いで図3の(4)に示すように、下部電極31a、31bを覆うように高誘電体膜32を形成した後、Ruのような金属膜もしくはTiNのような金属化合物膜を堆積して上部電極33を形成する。
【0045】
上記サイドウォールスペーサ43のマスク加工のエッチング時に、第1実施の形態で説明した第2絶縁膜27上の下部電極材料膜41を除去する工程を兼ねることによって、さらに工程数を減少させることも可能である。
【0046】
上記第2実施の形態に係る製造方法では、隣接する二つのセル上を被覆する第2絶縁膜27に、隣接する二つのセルにまたがる凹部28を形成し、凹部28内面の下部電極材料膜41を分離して下部電極31a、31bを形成することから、キャパシタ有効面積となる電極部分が対向するように形成される。このため、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースになるので、スペースが3倍以上になって2世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、金属下部電極にTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、HSG技術の適用が可能になる。
【0047】
また上記第2実施の形態に係る製造方法では、マスク55をラインパターンで形成するため、前記第1製造方法で説明した下部電極材料膜41の分離方法で用いたマスクパターン53のように、最小ルールを含むドット形状のマスクを形成する必要がないため、凹部28段差上での加工精度が向上される。また、マスク55を用いた下部電極材料膜41の加工において、第1実施の形態のように凹部28の底部における実効膜厚と凹部28側面における実効膜厚(開口部深さ方向の膜厚)とが異なる下部電極材料41を同時に加工する必要がないので、この点からも加工精度が向上される。
【0048】
次に、本発明のキャパシタの第1製造方法に係る第3実施の形態を、図4の製造工程断面図によって説明する。図4では、前記第1実施の形態の製造方法において、下部電極表面を粗面化する方法を適用した一例を示す。なお、図面では、第1絶縁膜下に形成されるDRAMメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【0049】
前記図2の(1)〜(3)によって説明したのと同様に加工を行い、図4の(1)に示すように、DRAMのセルトランジスタ(図示せず)を覆う第1絶縁膜21上にストッパ絶縁膜22を形成し、ストッパ絶縁膜22から第1絶縁膜21にかけて記憶ノードコンタクト25を形成する。次いで、上記ストッパ絶縁膜22上に電極支持材料となる第2絶縁膜27を電極の高さに相当する所望の膜厚だけ形成し、この第2絶縁膜27に、底部において図面Y方向に隣接する二つのセルの記憶ノードコンタクト25(25a)、25(25b)の組がX方向に複数組露出する凹部28を形成する。続いて、上記凹部28の内面が全面被覆される下部電極材料膜41〔前記図2(1)参照〕〕を、例えば低濃度リンドーリンドープ非晶質シリコンを50nm程度の厚さに堆積して形成する。さらに第2絶縁膜27上の下部電極材料膜41を除去して、凹部27内面のみに下部電極材料膜41を残す。
【0050】
その後、前記第1実施の形態もしくは前記第2実施の形態で説明した方法を用いて、凹部28内において、下部電極材料膜41を分離して、記憶ノードコンタクト25aに接続する下部電極31(31a)と記憶ノードコンタクト25bに接続する下部電極31(31b)とを形成する。
【0051】
次いで、図4の(2)に示すように、例えば通常の方法で、上記低濃度リンドーリンドープ非晶質シリコンからなる下部電極材31表面にHSG35を形成するHSG化を行った後、下部電極31(31a)、31(31b)を覆うように、Ta2 O5 /Si3 N4 のような誘電体膜32を形成する。さらに、Ruのような金属膜もしくはTiNのような金属化合物膜を堆積して上部電極33を形成する。いわゆるMIS(Metal Insulator Semiconductor)構造を形成する。
【0052】
また、例えばHSG化した下部電極31表面を金属膜で被覆し、次いで上記誘電体膜32および上記上部電極33を形成することにより、上記MIM(Metal Insulator Metal)構造のキャパシタを形成することも可能である。さらに第2絶縁膜27に、CVD法により形成したエッチングレートの異なる積層膜を採用することも可能である。またさらに、反応性イオンエッチング(RIE)加工の側壁あれを利用して凹凸を生じさせる等の過去に提案されている種々の方法によって下部電極31表面を粗面化することが可能となる。
【0053】
上記サイドウォールスペーサのマスク加工のエッチング時に、第1実施の形態で説明した第2絶縁膜27上の下部電極材料膜41を除去する工程を兼ねることによって、さらに工程数を減少させることも可能である。
【0054】
上記第3実施の形態に係る製造方法では、第2実施の形態と同様に、隣接する二つのセル上を被覆する第2絶縁膜27に、隣接する二つのセルにまたがる凹部28を形成し、凹部28内面の下部電極材料膜41をサイドウォール43とマスク55とを用いてエッチング分離し、下部電極31a、31bを形成することから、キャパシタ10の有効面積となる下部電極31a、31bが対向するように形成される。このため、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースになるので、スペースが3倍以上になって2世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、下部電極31にTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、HSG技術の適用が可能になる。
【0055】
また上記第3実施の形態に係る製造方法では、マスク55をラインパターンで形成するため、前記第1製造方法で説明した下部電極材料膜41の分離方法で用いたマスクパターン53のように、最小ルールを含むドット形状のマスクを形成する必要がないため、凹部28段差上での加工精度が向上される。また、マスク55を用いた下部電極材料膜41の加工において、第1実施の形態のように凹部28の底部における実効膜厚と凹部28側面における実効膜厚(開口部深さ方向の膜厚)とが異なる下部電極材料41を同時に加工する必要がないので、この点からも加工精度が向上される。
【0056】
次に、本発明のキャパシタの第2製造方法に係る実施の形態を、図5の製造工程断面図によって説明する。なお、図面では、第1絶縁膜下に形成されるDRAMメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【0057】
前記図2の(1)によって説明したように、図5の(1)に示すように、DRAMのセルトランジスタ(図示せず)を形成した後、そのセルトランジスタを覆う第1絶縁膜21を形成する。さらに第1絶縁膜21上にストッパ絶縁膜22を形成する。その後、通常の製造方法によって、ストッパ絶縁膜22から第1絶縁膜21にかけて記憶ノードコンタクト25を形成する。例えば図5の(2)のレイアウト図に示すように、この記憶ノードコンタクト25は各セル11ごとに、X軸およびY軸方向( 第1の方向 )に、等間隔に設けられている。なお、上記記憶ノードコンタクト25はポリシリコンプラグ等を使用して形成される。その際、MIM構造のキャパシタを形成する場合は、上記記憶ノードコンタクト25上面部分をチタンシリサイド化する等の処理を行なっておく。
【0058】
次いで、図5の(1)に示すように、上記ストッパ絶縁膜22上に電極支持材料となる第2絶縁膜27を、電極の高さに相当する所望の膜厚だけ形成する。この第2絶縁膜27の膜厚は、略キャパシタの高さとなるので、形成されるキャパシタの大きさと必要容量に応じて決定する。
【0059】
次に、図5の(2)に示すレイアウト図に示すように、マスク57を例えばレジストで形成し、リソグラフィー技術によってマスク57に開口パターン58を形成する。このマスク57を用いて第2絶縁膜27をエッチング加工することにより、底部において図面Y方向に隣接する二つのセル11(11a)、11(11b)の記憶ノードコンタクト25(25a)、25(25b)の組が露出する凹部28を、それぞれの記憶ノードコンタクト25a、25bの組に対して形成する。その後、マスク57を除去する。
【0060】
続いて、図5の(1)の概略構成断面図に示すように、上記各凹部28の内面を全面被覆するように、例えばルテニウム(Ru)などの金属膜からなる下部電極材料膜41を、例えば20nm程度の厚さに形成する。
【0061】
次に、前記図2の(3)で説明したのと同様に、第2絶縁膜27上の下部電極材料膜41を除去することで凹部28内面のみに下部電極材料膜41残す。その方法は、例えば、レジスト塗布して表面を平坦化した後、化学的機械研磨(以下、CMPという)、エッチバック等の方法によって実現できる。
【0062】
次いで、図5の(3)のレイアウト図に示すように、上記凹部28の内面に形成された下部電極材料膜41が記憶ノードコンタクト25a、25bと別個に接続するように、すなわち凹部28の底部に接続される記憶ノードコンタクト25a、25bが下部電極材料膜41によって接続されないように、凹部28内の下部電極材料膜41を分離するマスク59を、例えばX方向の記憶ノードコンタクト25およびこの記憶ノードコンタクト側の凹部28側壁の下部電極材料膜41を覆うように、ライン状に形成する。そしてこのマスク59を用いて、下部電極材料膜41をエッチング加工する。
【0063】
その結果、図5の(4)のレイアウト図に示すように、凹部28内において、記憶ノードコンタクト25aに接続する下部電極31aと記憶ノードコンタクト25bに接続する下部電極31bとが形成される。
【0064】
その後、前記図2の(6)に示すように、下部電極31a、31bを覆うように高誘電体膜32を形成した後、Ruのような金属膜もしくはTiNのような金属化合物膜を堆積して上部電極33を形成する。このようにしてキャパシタ10が完成する。
【0065】
上記製造方法によれば、第1の発明と同様の効果が得られるとともに、第1の発明の製造方法により形成されるキャパシタ10より下部電極31の面積を増加させることが可能になるので、容量を大きくすることが可能になる。
【0066】
上記図5によって説明した製造方法に、前記第1の発明の第2実施の形態によるサイドウォールをマスクに用いる方法を組み合わせることも可能であり、また第3実施の形態で説明したHSG技術を組み合わせることも可能である。
【0067】
また、上記説明したキャパシタおよびその製造方法は、DRAMのキャパシタおおびその製造方法に適用することができる。すなわち、2ビット単位でキャパシタを形成することにより、本発明のキャパシタの構成および製造方法は実現できる。
【0068】
このように、本発明では、キャパシタの容量を増加させるための電極粗面化や高誘電体材料技術の平面的な限界要因を取り除いたため、セル動作に必要な容量を適当なキャパシタ高さで実現する事が可能である。また微細セルへの従来技術での適用は誘電体膜が薄膜である事が必須であるため、シリコン窒化膜などしか使用できなかったが、本発明のキャパシタおよびその製造方法では高誘電体膜の適用が可能になる。また、本発明ではMIM構造キャパシタにも形成できるため、Thermal Budgetの低い混載DRAMなどへの適用も可能となる。
【0069】
さらに本発明では、記憶ノードコンタクト(記憶ノード電極)の形成に基本的に2回のマスクパターンを使用するため、電極の投影形状を矩形にする事が可能である。従来のマスクでは矩形の角が丸くなることにより楕円形に近くなるが、微細化につれて、その問題が顕著となるので、投影面積の観点でも効果がある。
【0070】
【発明の効果】
以上、説明したように本発明のキャパシタによれば、絶縁膜に隣接する二つのセルにまたがって形成された凹部内面に、隣接する二つのセルのそれぞれに対応しかつ凹部内で対向するように二つに分離されている下部電極が形成されているので、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースになる。このため、スペースが3倍以上になって2世代程度前の空間と等価となり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻すことができる。したがって、金属下部電極にTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、HSG技術の適用が可能になる。よって、DRAMのセルキャパシタは微細化に対抗して必要容量を確保することができるので、DRAMのデータ保持特性の向上や微細化によるビット線寄生容量の低減が図れ、微細化、高性能化が可能になる。
【0071】
本発明のキャパシタの製造方法によれば、基体上を被覆する絶縁膜に、基体上に形成される複数のセルのうち隣接する二つのセルを一組として、隣接する二つのセルにまたがりかつ隣接する複数組にわたって凹部を形成し、各セルごとに凹部内面の下部電極材料膜を分離して下部電極を形成するので、キャパシタ有効面積となる電極部分が対向するように形成できる。このため、従来の1セルに1キャパシタを形成するキャパシタ構造におけるラインアンドスペースの1ピッチ分がそのままスペースとすることができるので、スペースが3倍以上になって2世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻すことができる。したがって、金属下部電極にTa2 O5 やSTO〔SrTiO3 、チタン酸ストロンチウム〕、BST〔(Ba,Sr)TiO3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、HSG技術の適用が可能になる。よって、DRAMのセルキャパシタは微細化に対抗して必要容量を確保することができるので、DRAMのデータ保持特性の向上や微細化によるビット線寄生容量の低減が図れ、微細化、高性能化が可能になる。
【0072】
本発明の半導体装置によれば、本発明のキャパシタと同様な効果が得られる。
【0073】
本発明の半導体装置の製造方法によれば、本発明のキャパシタの製造方法と同様な効果が得られる。
【図面の簡単な説明】
【図1】本発明のキャパシタに係る一実施の形態を示す概略構成断面図である。
【図2】本発明のキャパシタの第1製造方法に係る第1実施の形態を示す製造工程断面図である。
【図3】本発明のキャパシタの第1製造方法に係る第2実施の形態を示す製造工程断面図である。
【図4】本発明のキャパシタの第1製造方法に係る第3実施の形態を示す製造工程断面図である。
【図5】本発明のキャパシタの第2製造方法に係る実施の形態を示す製造工程断面図である。
【図6】課題を説明する概略構成断面図である。
【図7】課題を説明する概略構成断面図である。
【符号の説明】
10…キャパシタ、27…第2絶縁膜、28…凹部、31,31a,31b…下部電極、32…誘電体膜、33…上部電極
Claims (12)
- 基体上の絶縁膜に形成された凹部内に下部電極と誘電体膜と上部電極とを積層してなるキャパシタにおいて、
前記凹部は第1の方向に所定のピッチで複数設けられ、前記基体上に前記第1の方向に形成される複数のセルのうち隣接する二つのセルにまたがって形成されていて、
前記下部電極は前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離されることで隣接する凹部内のそれぞれの下部電極は電気的に独立に形成され、
複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成されている
ことを特徴とするキャパシタ。 - 前記下部電極表面が粗面化されている
ことを特徴とする請求項1記載のキャパシタ。 - 前記下部電極を構成する少なくとも1層が金属膜もしくは導電性を有する金属化合物膜からなる
ことを特徴とする請求項1記載のキャパシタ。 - 複数のセルが形成される基体上に絶縁膜を被覆する工程と、
前記絶縁膜に前記セルのうち隣接する二つのセルを一組として、複数組の隣接する二つのセルにまたがって第1の方向に所定のピッチで複数の凹部を形成する工程と、
前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、
前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、
前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、
前記各下部電極を被覆する誘電体膜を形成する工程と、
前記誘電体膜を被覆する上部電極を形成する工程とを備え、
複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成される
ことを特徴とするキャパシタの製造方法。 - 前記凹部内の下部電極を各セルごとに分離する工程において前記凹部底部における前記下部電極材料膜を分離する工程は、
前記凹部の側壁にサイドウォールを形成する工程と、
前記サイドウォールをマスクにして、前記凹部底部における前記下部電極材料膜を除去して、前記凹部の底部における前記隣接する二つのセル間の下部電極材料膜を分離する工程と、
前記サイドウォールを除去する工程と
からなることを特徴とする請求項4記載のキャパシタの製造方法。 - 隣接する二つのセルが複数形成される基体上に絶縁膜を被覆する工程と、
前記絶縁膜に前記隣接する二つのセルにまたがって第1の方向に所定のピッチで複数の凹部を形成する工程と、
前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、
前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、
前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、
前記各下部電極を被覆する誘電体膜を形成する工程と、
前記誘電体膜を被覆する上部電極を形成する工程とを備え、
複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成される
ことを特徴とするキャパシタの製造方法。 - 基体上の絶縁膜に形成された凹部内に下部電極と誘電体膜と上部電極とを積層してなるキャパシタを有するダイナミックランダムアクセスメモリを備えた半導体装置において、
前記凹部は第1の方向に所定のピッチで複数設けられ、前記基体上に前記第1の方向に形成される複数のセルのうち隣接する二つのセルにまたがって形成されていて、
前記下部電極は前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離されることで隣接する凹部内のそれぞれの下部電極は電気的に独立に形成され、
複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成されている
ことを特徴とする半導体装置。 - 前記キャパシタ有効面積となる電極表面が粗面化された
ことを特徴とする請求項7記載の半導体装置。 - 前記凹部内面側に形成される前記キャパシタの下部電極の少なくとも1層に金属膜を用いた
ことを特徴とする請求項7記載の半導体装置。 - 複数のセルが形成される基体上に絶縁膜を被覆する工程と、
前記絶縁膜に前記セルのうち隣接する二つのセルを一組として、複数組の隣接する二つのセルにまたがって第1の方向に所定のピッチで複数の凹部を形成する工程と、
前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、
前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、
前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、
前記各下部電極を被覆する誘電体膜を形成する工程と、
前記誘電体膜を被覆する上部電極を形成する工程とを備え、
複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成すること
によりダイナミックランダムアクセスメモリのキャパシタを形成する
ことを特徴とする半導体装置の製造方法。 - 前記凹部内の下部電極を各セルごとに分離する工程において前記凹部底部における前記下部電極材料膜を分離する工程は、
前記凹部の側壁にサイドウォールを形成する工程と、
前記サイドウォールをマスクにして、前記凹部底部における前記下部電極材料膜を除去して、前記凹部の底部における前記隣接する二つのセル間の下部電極材料膜を分離する工程と、
前記サイドウォールを除去する工程と
からなることを特徴とする請求項10記載の半導体装置の製造方法。 - 隣接する二つのセルが複数形成される基体上に絶縁膜を被覆する工程と、
前記絶縁膜に前記隣接する二つのセルにまたがって第1の方向に所定のピッチで複数の凹部を形成する工程と、
前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、
前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、
前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、
前記各下部電極を被覆する誘電体膜を形成する工程と、
前記誘電体膜を被覆する上部電極を形成する工程とを備え、
複数の前記セルは第1の方向に前記所定のピッチの1/2のピッチで形成すること
によりダイナミックランダムアクセスメモリのキャパシタを形成する
ことを特徴とする半導体装置の製造方法。
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