JP2003218234A - キャパシタとその製造方法および半導体装置とその製造方法 - Google Patents
キャパシタとその製造方法および半導体装置とその製造方法Info
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- JP2003218234A JP2003218234A JP2002012576A JP2002012576A JP2003218234A JP 2003218234 A JP2003218234 A JP 2003218234A JP 2002012576 A JP2002012576 A JP 2002012576A JP 2002012576 A JP2002012576 A JP 2002012576A JP 2003218234 A JP2003218234 A JP 2003218234A
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Abstract
(57)【要約】
【課題】 データ保持特性の悪化や微細化によるビット
線寄生容量の増加の問題を回避するために、高誘電体材
料の適用やＨＳＧ技術の適用を図り、ＤＲＡＭのセルキ
ャパシタは微細化に対抗して必要容量を確保する。 【解決手段】 基体上の第２絶縁膜２７に形成された凹
部２８内に下部電極３１と誘電体膜３２と上部電極３３
とを積層してなるキャパシタ１０において、前記凹部２
８は前記基体上に形成される複数のセル１１のうち隣接
する二つのセル１１ａ、１１ｂにまたがって形成されて
いて、前記下部電極３１は前記凹部２８内の隣接する二
つのセル１１ａ、１１ｂのそれぞれに対応しかつ前記凹
部２８内で対向するように二つの下部電極３１ａ、３１
ｂに分離されているものである。
線寄生容量の増加の問題を回避するために、高誘電体材
料の適用やＨＳＧ技術の適用を図り、ＤＲＡＭのセルキ
ャパシタは微細化に対抗して必要容量を確保する。 【解決手段】 基体上の第２絶縁膜２７に形成された凹
部２８内に下部電極３１と誘電体膜３２と上部電極３３
とを積層してなるキャパシタ１０において、前記凹部２
８は前記基体上に形成される複数のセル１１のうち隣接
する二つのセル１１ａ、１１ｂにまたがって形成されて
いて、前記下部電極３１は前記凹部２８内の隣接する二
つのセル１１ａ、１１ｂのそれぞれに対応しかつ前記凹
部２８内で対向するように二つの下部電極３１ａ、３１
ｂに分離されているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタとその
製造方法および半導体装置とその製造方法に関し、詳し
くはキャパシタとその製造方法および半導体装置とその
製造方法に関する。
製造方法および半導体装置とその製造方法に関し、詳し
くはキャパシタとその製造方法および半導体装置とその
製造方法に関する。
【０００２】
【従来の技術】微細化されたＤＲＡＭのメモリセルで
は、減少するキャパシタ面積に対応してＤＲＡＭに必要
なキャパシタ容量を確保するため、下部電極のキャパシ
タ絶縁膜側表面の粗面化やキャパシタ絶縁膜への高誘電
体材料の適用が進んでいる。１３０ｎｍ世代から凹型電
極内部をキャパシタ有効面積として使用する、いわゆる
凹型シリンダ(Concave type)電極において、金属下部電
極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸スト
ロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタ
ン酸バリウム・ストロンチウム〕等の高誘電体材料を組
み合わせることが適用され始めている。
は、減少するキャパシタ面積に対応してＤＲＡＭに必要
なキャパシタ容量を確保するため、下部電極のキャパシ
タ絶縁膜側表面の粗面化やキャパシタ絶縁膜への高誘電
体材料の適用が進んでいる。１３０ｎｍ世代から凹型電
極内部をキャパシタ有効面積として使用する、いわゆる
凹型シリンダ(Concave type)電極において、金属下部電
極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸スト
ロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタ
ン酸バリウム・ストロンチウム〕等の高誘電体材料を組
み合わせることが適用され始めている。
【０００３】さらに世代が進むと、電極間の絶縁分離を
確保するための電極間スペースが物理量として縮小化す
ることが困難となり、また電極抵抗の問題から金属電極
膜厚の薄膜化にも限界があるため、凹型電極の内部空間
はデバイスシュリンク（デバイス縮小）率以上に縮小さ
れると予想される。
確保するための電極間スペースが物理量として縮小化す
ることが困難となり、また電極抵抗の問題から金属電極
膜厚の薄膜化にも限界があるため、凹型電極の内部空間
はデバイスシュリンク（デバイス縮小）率以上に縮小さ
れると予想される。
【０００４】そこで、データ保持特性の悪化や微細化に
よるビット線寄生容量の増加の問題を回避するために、
ＤＲＡＭのセルキャパシタは微細化に対抗して必要容量
を確保する必要がある。
よるビット線寄生容量の増加の問題を回避するために、
ＤＲＡＭのセルキャパシタは微細化に対抗して必要容量
を確保する必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、セルの
微細化と上述の容量確保技術には不整合が生じている。
すなわち粗面化技術や高誘電体材料の適用は、ある程度
の膜厚を必要とするので微細化された電極にそれらが適
用できないという問題である。
微細化と上述の容量確保技術には不整合が生じている。
すなわち粗面化技術や高誘電体材料の適用は、ある程度
の膜厚を必要とするので微細化された電極にそれらが適
用できないという問題である。
【０００６】すなわち、凹型の下部電極の内部表面に形
成される誘電体膜は、リーク電流抑制の観点から、例え
ばＴａ2 Ｏ5 、ＳＴＯ等の誘電体膜では１５ｎｍ〜２０
ｎｍ程度の膜厚が必要であり、ＢＳＴの場合では３０ｎ
ｍ程度の膜厚が必要となる。このように、リークを抑制
するのに必要な厚さの誘電体膜を被覆した場合には、図
６に示すように、凹型の下部電極６３１の内部は、誘電
体膜６３２によってほとんどが埋め込まれる。その結
果、上部電極６３３の埋め込み不良が発生する。また、
誘電体膜６３２の実効面積が低下して、所望の容量を得
ることが困難になる。
成される誘電体膜は、リーク電流抑制の観点から、例え
ばＴａ2 Ｏ5 、ＳＴＯ等の誘電体膜では１５ｎｍ〜２０
ｎｍ程度の膜厚が必要であり、ＢＳＴの場合では３０ｎ
ｍ程度の膜厚が必要となる。このように、リークを抑制
するのに必要な厚さの誘電体膜を被覆した場合には、図
６に示すように、凹型の下部電極６３１の内部は、誘電
体膜６３２によってほとんどが埋め込まれる。その結
果、上部電極６３３の埋め込み不良が発生する。また、
誘電体膜６３２の実効面積が低下して、所望の容量を得
ることが困難になる。
【０００７】また、ＨＳＧ（Hemispherical Silicon Gr
ain）技術による粗面化では容量増大を狙うために、直
径が２０ｎｍ〜６０ｎｍ程度の複数の半球形状に表面を
形成した電極を用いる必要がある。しかしながら、図７
に示すように、ＨＳＧ技術によって凹型の下部電極７３
１の内面にＨＳＧ７３５を形成して粗面化した場合に
は、下部電極７３１の内部がＨＳＧ７３５によって埋め
込まれる。その結果、誘電体膜の成膜が困難になり、さ
らに上部電極に埋め込み不良が発生し、誘電体膜の実行
面積が低下して、所望の容量を得ることが困難になる。
ain）技術による粗面化では容量増大を狙うために、直
径が２０ｎｍ〜６０ｎｍ程度の複数の半球形状に表面を
形成した電極を用いる必要がある。しかしながら、図７
に示すように、ＨＳＧ技術によって凹型の下部電極７３
１の内面にＨＳＧ７３５を形成して粗面化した場合に
は、下部電極７３１の内部がＨＳＧ７３５によって埋め
込まれる。その結果、誘電体膜の成膜が困難になり、さ
らに上部電極に埋め込み不良が発生し、誘電体膜の実行
面積が低下して、所望の容量を得ることが困難になる。
【０００８】このように、凹型シリンダ電極は、凹型の
電極内壁を電極面積として使用するにも関わらず、電極
間分離スペースと電極膜厚を確保すると、粗面化や高誘
電体材料の必要膜厚が確保できないという、下部電極内
部の空間不足の問題が１００ｎｍ世代以降で顕著になる
と予想される。このため、キャパシタの必要容量を確保
するための新技術が適用できなくなるという事態が発生
する。
電極内壁を電極面積として使用するにも関わらず、電極
間分離スペースと電極膜厚を確保すると、粗面化や高誘
電体材料の必要膜厚が確保できないという、下部電極内
部の空間不足の問題が１００ｎｍ世代以降で顕著になる
と予想される。このため、キャパシタの必要容量を確保
するための新技術が適用できなくなるという事態が発生
する。
【０００９】上記の問題は、いささか深刻であり、従来
までのようにキャパシタの高さを高くすれば解決できる
という単純な問題ではなく、物理量の縮小限界に由来す
る平面方向の微細化の限界である。そこで、３次元化し
た電極の膜厚方向を平面方向で使用している今の電極の
構造的な問題を解決する必要がる。
までのようにキャパシタの高さを高くすれば解決できる
という単純な問題ではなく、物理量の縮小限界に由来す
る平面方向の微細化の限界である。そこで、３次元化し
た電極の膜厚方向を平面方向で使用している今の電極の
構造的な問題を解決する必要がる。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされたキャパシタとその製造方法および
半導体装置とその製造方法である。
決するためになされたキャパシタとその製造方法および
半導体装置とその製造方法である。
【００１１】本発明のキャパシタは、基体上の絶縁膜に
形成された凹部内に下部電極と誘電体膜と上部電極とを
積層してなるキャパシタにおいて、前記凹部は前記基体
上に形成される複数のセルのうち隣接する二つのセルに
またがって形成されていて、前記下部電極は前記凹部内
の隣接する二つのセルのそれぞれに対応しかつ前記凹部
内で対向するように二つに分離されているものである。
形成された凹部内に下部電極と誘電体膜と上部電極とを
積層してなるキャパシタにおいて、前記凹部は前記基体
上に形成される複数のセルのうち隣接する二つのセルに
またがって形成されていて、前記下部電極は前記凹部内
の隣接する二つのセルのそれぞれに対応しかつ前記凹部
内で対向するように二つに分離されているものである。
【００１２】上記キャパシタでは、絶縁膜に隣接する二
つのセルにまたがって形成された凹部内面に、隣接する
二つのセルのそれぞれに対応しかつ凹部内で対向するよ
うに二つに分離されている下部電極が形成されているこ
とから、従来の１セルに１キャパシタを形成するキャパ
シタ構造におけるラインアンドスペースの１ピッチ分が
そのままスペースになるので、スペースが３倍以上にな
って２世代程度前の空間と等価になり、膜厚方向の課題
をほぼ平面型電極を扱う次元にまで戻る。したがって、
上記発明が解決しようとする課題が解決される。このた
め、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉ
Ｏ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓ
ｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等
の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適
用が可能になる。
つのセルにまたがって形成された凹部内面に、隣接する
二つのセルのそれぞれに対応しかつ凹部内で対向するよ
うに二つに分離されている下部電極が形成されているこ
とから、従来の１セルに１キャパシタを形成するキャパ
シタ構造におけるラインアンドスペースの１ピッチ分が
そのままスペースになるので、スペースが３倍以上にな
って２世代程度前の空間と等価になり、膜厚方向の課題
をほぼ平面型電極を扱う次元にまで戻る。したがって、
上記発明が解決しようとする課題が解決される。このた
め、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉ
Ｏ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓ
ｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等
の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適
用が可能になる。
【００１３】本発明のキャパシタの第１製造方法は、複
数のセルが形成される基体上に絶縁膜を被覆する工程
と、前記絶縁膜に前記セルのうち隣接する二つのセルを
一組として、複数組の隣接する二つのセルにまたがって
凹部を形成する工程と、前記凹部内面を含む前記絶縁膜
上に下部電極材料膜を形成する工程と、前記絶縁膜上の
前記下部電極材料膜を除去して前記凹部内のみに前記下
部電極材料膜を残す工程と、前記凹部内の下部電極を各
セルごとに分離する工程と、前記各下部電極を被覆する
誘電体膜を形成する工程と、前記誘電体膜を被覆する上
部電極を形成する工程とを備えている。
数のセルが形成される基体上に絶縁膜を被覆する工程
と、前記絶縁膜に前記セルのうち隣接する二つのセルを
一組として、複数組の隣接する二つのセルにまたがって
凹部を形成する工程と、前記凹部内面を含む前記絶縁膜
上に下部電極材料膜を形成する工程と、前記絶縁膜上の
前記下部電極材料膜を除去して前記凹部内のみに前記下
部電極材料膜を残す工程と、前記凹部内の下部電極を各
セルごとに分離する工程と、前記各下部電極を被覆する
誘電体膜を形成する工程と、前記誘電体膜を被覆する上
部電極を形成する工程とを備えている。
【００１４】上記キャパシタの第１製造方法では、基体
上を被覆する絶縁膜に、基体上に形成される複数のセル
のうち隣接する二つのセルを一組として、隣接する二つ
のセルにまたがりかつ隣接する複数組にわたって凹部を
形成し、各セルごとに凹部内面の下部電極材料膜を分離
して下部電極を形成することから、キャパシタ有効面積
となる電極部分が対向するように形成される。このた
め、従来の１セルに１キャパシタを形成するキャパシタ
構造におけるラインアンドスペースの１ピッチ分がその
ままスペースになるので、スペースが３倍以上になって
２世代程度前の空間と等価になり、膜厚方向の課題をほ
ぼ平面型電極を扱う次元にまで戻る。したがって、上記
発明が解決しようとする課題が解決される。このため、
金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チ
タン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 、チタン酸バリウム・ストロンチウム〕等の高誘電
体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能
になる。
上を被覆する絶縁膜に、基体上に形成される複数のセル
のうち隣接する二つのセルを一組として、隣接する二つ
のセルにまたがりかつ隣接する複数組にわたって凹部を
形成し、各セルごとに凹部内面の下部電極材料膜を分離
して下部電極を形成することから、キャパシタ有効面積
となる電極部分が対向するように形成される。このた
め、従来の１セルに１キャパシタを形成するキャパシタ
構造におけるラインアンドスペースの１ピッチ分がその
ままスペースになるので、スペースが３倍以上になって
２世代程度前の空間と等価になり、膜厚方向の課題をほ
ぼ平面型電極を扱う次元にまで戻る。したがって、上記
発明が解決しようとする課題が解決される。このため、
金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チ
タン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 、チタン酸バリウム・ストロンチウム〕等の高誘電
体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能
になる。
【００１５】本発明のキャパシタの第２製造方法は、隣
接する二つのセル上に絶縁膜を形成する工程と、前記絶
縁膜に前記隣接する二つのセルにまたがる凹部を形成す
る工程と、前記凹部内面を含む前記絶縁膜上に下部電極
材料膜を形成する工程と、前記絶縁膜上の前記下部電極
材料膜を除去して前記凹部内のみに前記下部電極材料膜
を残す工程と、前記凹部内の下部電極を各セルごとに分
離する工程と、前記各下部電極を被覆する誘電体膜を形
成する工程と、前記誘電体膜を被覆する上部電極を形成
する工程とを備えている。
接する二つのセル上に絶縁膜を形成する工程と、前記絶
縁膜に前記隣接する二つのセルにまたがる凹部を形成す
る工程と、前記凹部内面を含む前記絶縁膜上に下部電極
材料膜を形成する工程と、前記絶縁膜上の前記下部電極
材料膜を除去して前記凹部内のみに前記下部電極材料膜
を残す工程と、前記凹部内の下部電極を各セルごとに分
離する工程と、前記各下部電極を被覆する誘電体膜を形
成する工程と、前記誘電体膜を被覆する上部電極を形成
する工程とを備えている。
【００１６】上記キャパシタの第２製造方法では、隣接
する二つのセル上を被覆する絶縁膜に、隣接する二つの
セルにまたがる凹部を形成し、凹部内面の下部電極材料
膜を分離して下部電極を形成することから、キャパシタ
有効面積となる電極部分が対向するように形成される。
このため、従来の１セルに１キャパシタを形成するキャ
パシタ構造におけるラインアンドスペースの１ピッチ分
がそのままスペースになるので、スペースが３倍以上に
なって２世代程度前の空間と等価になり、膜厚方向の課
題をほぼ平面型電極を扱う次元にまで戻る。したがっ
て、上記発明が解決しようとする課題が解決される。こ
のため、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉ
Ｏ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓ
ｒ）ＴｉＯ 3 、チタン酸バリウム・ストロンチウム〕等
の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適
用が可能になる。
する二つのセル上を被覆する絶縁膜に、隣接する二つの
セルにまたがる凹部を形成し、凹部内面の下部電極材料
膜を分離して下部電極を形成することから、キャパシタ
有効面積となる電極部分が対向するように形成される。
このため、従来の１セルに１キャパシタを形成するキャ
パシタ構造におけるラインアンドスペースの１ピッチ分
がそのままスペースになるので、スペースが３倍以上に
なって２世代程度前の空間と等価になり、膜厚方向の課
題をほぼ平面型電極を扱う次元にまで戻る。したがっ
て、上記発明が解決しようとする課題が解決される。こ
のため、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉ
Ｏ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓ
ｒ）ＴｉＯ 3 、チタン酸バリウム・ストロンチウム〕等
の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適
用が可能になる。
【００１７】本発明の半導体装置は、基体上の絶縁膜に
形成された凹部内に下部電極と誘電体膜と上部電極とを
積層してなるキャパシタを有するダイナミックランダム
アクセスメモリを備えた半導体装置において、前記凹部
は前記基体上に形成される複数のセルのうち隣接する二
つのセルにまたがって形成されていて、前記下部電極は
前記凹部内の隣接する二つのセルのそれぞれに対応しか
つ前記凹部内で対向するように二つに分離されているも
のである。
形成された凹部内に下部電極と誘電体膜と上部電極とを
積層してなるキャパシタを有するダイナミックランダム
アクセスメモリを備えた半導体装置において、前記凹部
は前記基体上に形成される複数のセルのうち隣接する二
つのセルにまたがって形成されていて、前記下部電極は
前記凹部内の隣接する二つのセルのそれぞれに対応しか
つ前記凹部内で対向するように二つに分離されているも
のである。
【００１８】上記半導体装置では、前記本発明のキャパ
シタと同様なる作用、効果が得られる。
シタと同様なる作用、効果が得られる。
【００１９】本発明の半導体装置の第１製造方法は、複
数のセルが形成される基体上に絶縁膜を形成する工程
と、前記絶縁膜に前記セルのうち隣接する二つのセルを
一組として、複数組の隣接する二つのセルにまたがって
凹部を形成する工程と、前記凹部内面を含む前記絶縁膜
上に下部電極材料膜を形成する工程と、前記絶縁膜上の
前記下部電極材料膜を除去して前記凹部内のみに前記下
部電極材料膜を残す工程と、前記凹部内の下部電極を各
セルごとに分離する工程と、前記各下部電極を被覆する
誘電体膜を形成する工程と、前記誘電体膜を被覆する上
部電極を形成する工程とによりダイナミックランダムア
クセスメモリのキャパシタを形成する。
数のセルが形成される基体上に絶縁膜を形成する工程
と、前記絶縁膜に前記セルのうち隣接する二つのセルを
一組として、複数組の隣接する二つのセルにまたがって
凹部を形成する工程と、前記凹部内面を含む前記絶縁膜
上に下部電極材料膜を形成する工程と、前記絶縁膜上の
前記下部電極材料膜を除去して前記凹部内のみに前記下
部電極材料膜を残す工程と、前記凹部内の下部電極を各
セルごとに分離する工程と、前記各下部電極を被覆する
誘電体膜を形成する工程と、前記誘電体膜を被覆する上
部電極を形成する工程とによりダイナミックランダムア
クセスメモリのキャパシタを形成する。
【００２０】上記半導体装置の第１製造方法では、前記
本発明のキャパシタの第１製造方法と同様なる作用、効
果が得られる。
本発明のキャパシタの第１製造方法と同様なる作用、効
果が得られる。
【００２１】本発明の半導体装置の第２製造方法は、隣
接する二つのセル上に絶縁膜を形成する工程と、前記絶
縁膜に前記隣接する二つのセルにまたがる凹部を形成す
る工程と、前記凹部内面を含む前記絶縁膜上に下部電極
材料膜を形成する工程と、前記絶縁膜上の前記下部電極
材料膜を除去して前記凹部内のみに前記下部電極材料膜
を残す工程と、前記凹部内の下部電極を各セルごとに分
離する工程と、前記各下部電極を被覆する誘電体膜を形
成する工程と、前記誘電体膜を被覆する上部電極を形成
する工程とによりダイナミックランダムアクセスメモリ
のキャパシタを形成する。
接する二つのセル上に絶縁膜を形成する工程と、前記絶
縁膜に前記隣接する二つのセルにまたがる凹部を形成す
る工程と、前記凹部内面を含む前記絶縁膜上に下部電極
材料膜を形成する工程と、前記絶縁膜上の前記下部電極
材料膜を除去して前記凹部内のみに前記下部電極材料膜
を残す工程と、前記凹部内の下部電極を各セルごとに分
離する工程と、前記各下部電極を被覆する誘電体膜を形
成する工程と、前記誘電体膜を被覆する上部電極を形成
する工程とによりダイナミックランダムアクセスメモリ
のキャパシタを形成する。
【００２２】上記半導体装置の第２製造方法では、前記
本発明のキャパシタの第２製造方法と同様なる作用、効
果が得られる。
本発明のキャパシタの第２製造方法と同様なる作用、効
果が得られる。
【００２３】
【発明の実施の形態】本発明のキャパシタに係る一実施
の形態を、図１の概略構成断面図によって説明する。図
１では、ダイナミックランダムアクセスメモリ（以下Ｄ
ＲＡＭという）のキャパシタを示す。なお、図面では、
第１絶縁膜下に形成されるＤＲＡＭメモリセル形成に必
要な、所定の素子分離、ワード線、ビット線等の下地構
造、セルプレート取り出し電極や配線等の図示は省略し
た。
の形態を、図１の概略構成断面図によって説明する。図
１では、ダイナミックランダムアクセスメモリ（以下Ｄ
ＲＡＭという）のキャパシタを示す。なお、図面では、
第１絶縁膜下に形成されるＤＲＡＭメモリセル形成に必
要な、所定の素子分離、ワード線、ビット線等の下地構
造、セルプレート取り出し電極や配線等の図示は省略し
た。
【００２４】図１に示すように、ＤＲＡＭのセルトラン
ジスタ等（図示せず）が形成された基体（図示せず）上
に第１絶縁膜２１が、例えば酸化シリコン膜で形成され
ている。この第１絶縁膜２１は、一般に知られている誘
電率が例えば３以下の無機系低誘電率膜もしくは有機系
低誘電率膜で形成されていてもよい。上記第１絶縁膜２
１上には、ストッパ絶縁膜２２が例えば窒化シリコン膜
で形成されている。このストッパ絶縁膜２２から上記第
１絶縁膜２１には、各セルに対応して、トランジスタの
拡散層に接続される記憶ノードコンタクト２５が形成さ
れている。図面では、隣接する二つのセル（例えば第１
セル１１（１１ａ）と第２セル１１（１１ｂ））の記憶
ノードコンタクト２５ａ、２５ｂを一組として、二組の
記憶ノードコンタクトが形成されている。もちろん、記
憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）
は、基体上に形成されるセル数に応じて複数組形成され
る。
ジスタ等（図示せず）が形成された基体（図示せず）上
に第１絶縁膜２１が、例えば酸化シリコン膜で形成され
ている。この第１絶縁膜２１は、一般に知られている誘
電率が例えば３以下の無機系低誘電率膜もしくは有機系
低誘電率膜で形成されていてもよい。上記第１絶縁膜２
１上には、ストッパ絶縁膜２２が例えば窒化シリコン膜
で形成されている。このストッパ絶縁膜２２から上記第
１絶縁膜２１には、各セルに対応して、トランジスタの
拡散層に接続される記憶ノードコンタクト２５が形成さ
れている。図面では、隣接する二つのセル（例えば第１
セル１１（１１ａ）と第２セル１１（１１ｂ））の記憶
ノードコンタクト２５ａ、２５ｂを一組として、二組の
記憶ノードコンタクトが形成されている。もちろん、記
憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）
は、基体上に形成されるセル数に応じて複数組形成され
る。
【００２５】上記ストッパ絶縁膜２２上には、第２絶縁
膜２７が、例えば酸化シリコン膜で形成されている。こ
の第２絶縁膜２７も上記第１絶縁膜２１と同様なる膜で
形成することが可能である。また上記第２絶縁膜２７は
キャパシタの高さを決定する膜であるため、必要とされ
るキャパシタの高さが確保される膜厚に形成されてい
る。
膜２７が、例えば酸化シリコン膜で形成されている。こ
の第２絶縁膜２７も上記第１絶縁膜２１と同様なる膜で
形成することが可能である。また上記第２絶縁膜２７は
キャパシタの高さを決定する膜であるため、必要とされ
るキャパシタの高さが確保される膜厚に形成されてい
る。
【００２６】上記第２絶縁膜２７には凹型電極構造のキ
ャパシタが形成される凹部２８が、形成されている。こ
の凹部２８の底部には隣接する二つのセルを一組として
上記記憶ノードコンタクト２５ａ、２５ｂが露出されて
いる。すなわち、隣接する二つのセルにまたがって凹部
２８が形成されている。
ャパシタが形成される凹部２８が、形成されている。こ
の凹部２８の底部には隣接する二つのセルを一組として
上記記憶ノードコンタクト２５ａ、２５ｂが露出されて
いる。すなわち、隣接する二つのセルにまたがって凹部
２８が形成されている。
【００２７】上記凹部２８内には、底部に露出されてい
る各記憶ノードコンタクト２５ａ、２５ｂに接続する下
部電極３１（３１ａ）、３１（３１ｂ）が形成されてい
る。この下部電極３１ａ、３１ｂは、凹部２８の側壁お
よび底部において、下部電極により凹部２８内に露出さ
れた記憶ノードコンタクト２５ａ、２５ｂが接続されな
いように分離されている。さらに、上記凹部２８内に
は、上記下部電極３１ａ、３１ｂを被覆する誘電体膜３
２が形成されている。この誘電体膜３２には、例えばＴ
ａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチ
ウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バ
リウム・ストロンチウム〕等の高誘電体材料膜を用いる
ことができる。さらに誘電体膜３２上には上部電極３３
が形成されている。この上部電極３３には、ドープトポ
リシリコンを用いることができる。また、金属材料膜も
しくは導電性を有する金属化合物膜を用いることができ
る。
る各記憶ノードコンタクト２５ａ、２５ｂに接続する下
部電極３１（３１ａ）、３１（３１ｂ）が形成されてい
る。この下部電極３１ａ、３１ｂは、凹部２８の側壁お
よび底部において、下部電極により凹部２８内に露出さ
れた記憶ノードコンタクト２５ａ、２５ｂが接続されな
いように分離されている。さらに、上記凹部２８内に
は、上記下部電極３１ａ、３１ｂを被覆する誘電体膜３
２が形成されている。この誘電体膜３２には、例えばＴ
ａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチ
ウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バ
リウム・ストロンチウム〕等の高誘電体材料膜を用いる
ことができる。さらに誘電体膜３２上には上部電極３３
が形成されている。この上部電極３３には、ドープトポ
リシリコンを用いることができる。また、金属材料膜も
しくは導電性を有する金属化合物膜を用いることができ
る。
【００２８】なお、上記第２絶縁膜２７に対して第１絶
縁膜２１がエッチングストッパとしての機能を有する膜
であれば、上記ストッパ絶縁膜２２は形成される必要は
ない。
縁膜２１がエッチングストッパとしての機能を有する膜
であれば、上記ストッパ絶縁膜２２は形成される必要は
ない。
【００２９】上記キャパシタ１０では、第２絶縁膜２７
に隣接する二つのセルにまたがって形成された凹部２８
内面にキャパシタ有効面積となる下部電極３１ａ、３１
ｂが対向するように形成されていることから、従来の１
セルに１キャパシタを形成するキャパシタ構造における
ラインアンドスペースの１ピッチ分がそのままスペース
になるので、スペースが３倍以上になって２世代程度前
の空間と等価になり、膜厚方向の課題をほぼ平面型電極
を扱う次元にまで戻る。したがって、上記発明が解決し
ようとする課題が解決される。このため、下部電極３１
ａ、３１ｂに、Ｔａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チ
タン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 、チタン酸バリウム・ストロンチウム〕等の高誘電
体材料からなる誘電体膜３２を組み合わせる技術や、Ｈ
ＳＧ技術の適用が可能になる。
に隣接する二つのセルにまたがって形成された凹部２８
内面にキャパシタ有効面積となる下部電極３１ａ、３１
ｂが対向するように形成されていることから、従来の１
セルに１キャパシタを形成するキャパシタ構造における
ラインアンドスペースの１ピッチ分がそのままスペース
になるので、スペースが３倍以上になって２世代程度前
の空間と等価になり、膜厚方向の課題をほぼ平面型電極
を扱う次元にまで戻る。したがって、上記発明が解決し
ようとする課題が解決される。このため、下部電極３１
ａ、３１ｂに、Ｔａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チ
タン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 、チタン酸バリウム・ストロンチウム〕等の高誘電
体材料からなる誘電体膜３２を組み合わせる技術や、Ｈ
ＳＧ技術の適用が可能になる。
【００３０】次に、本発明のキャパシタの第１製造方法
に係る第１実施の形態の一例を、図２の製造工程断面図
によって説明する。図２では、一例として、ＤＲＡＭの
キャパシタの製造工程を示す。なお、図面では、第１絶
縁膜下に形成されるＤＲＡＭメモリセル形成に必要な、
所定の素子分離、ワード線、ビット線等の下地構造、セ
ルプレート取り出し電極や配線等の図示は省略した。
に係る第１実施の形態の一例を、図２の製造工程断面図
によって説明する。図２では、一例として、ＤＲＡＭの
キャパシタの製造工程を示す。なお、図面では、第１絶
縁膜下に形成されるＤＲＡＭメモリセル形成に必要な、
所定の素子分離、ワード線、ビット線等の下地構造、セ
ルプレート取り出し電極や配線等の図示は省略した。
【００３１】図２の（１）に示すように、ＤＲＡＭのセ
ルトランジスタ（図示せず）を形成した後、そのセルト
ランジスタを覆う第１絶縁膜２１を形成する。さらに第
１絶縁膜２１上にストッパ絶縁膜２２を形成する。その
後、通常の製造方法によって、ストッパ絶縁膜２２から
第１絶縁膜２１にかけて記憶ノードコンタクト２５を形
成する。この記憶ノードコンタクト２５は各セル１１ご
とに、例えば図２の（２）に示すレイアウト図のよう
に、Ｘ軸およびＹ軸方向に、等間隔に設けられている。
なお、上記記憶ノードコンタクト２５はポリシリコンプ
ラグ等を使用して形成される。その際、ＭＩＭ構造のキ
ャパシタを形成する場合は、上記記憶ノードコンタクト
２５上面部分をチタンシリサイド化する等の処理を行な
っておく。なお、（１）図は（２）図のＡ−Ａ’線断面
を表している。
ルトランジスタ（図示せず）を形成した後、そのセルト
ランジスタを覆う第１絶縁膜２１を形成する。さらに第
１絶縁膜２１上にストッパ絶縁膜２２を形成する。その
後、通常の製造方法によって、ストッパ絶縁膜２２から
第１絶縁膜２１にかけて記憶ノードコンタクト２５を形
成する。この記憶ノードコンタクト２５は各セル１１ご
とに、例えば図２の（２）に示すレイアウト図のよう
に、Ｘ軸およびＹ軸方向に、等間隔に設けられている。
なお、上記記憶ノードコンタクト２５はポリシリコンプ
ラグ等を使用して形成される。その際、ＭＩＭ構造のキ
ャパシタを形成する場合は、上記記憶ノードコンタクト
２５上面部分をチタンシリサイド化する等の処理を行な
っておく。なお、（１）図は（２）図のＡ−Ａ’線断面
を表している。
【００３２】次いで、上記ストッパ絶縁膜２２上に電極
支持材料となる第２絶縁膜２７を、電極の高さに相当す
る所望の膜厚だけ形成する。この第２絶縁膜２７の膜厚
は、略キャパシタの高さとなるので、形成されるキャパ
シタの大きさと必要容量に応じて決定する。
支持材料となる第２絶縁膜２７を、電極の高さに相当す
る所望の膜厚だけ形成する。この第２絶縁膜２７の膜厚
は、略キャパシタの高さとなるので、形成されるキャパ
シタの大きさと必要容量に応じて決定する。
【００３３】次に、図２の（２）のレイアウト図に示す
ように、第２絶縁膜２７上にマスク５１を例えばレジス
トで形成し、通常のリソグラフィー技術によりこのマス
ク５１に開口パターン５２を形成する。そしてこのマス
ク５１を用いて、第２絶縁膜２７をエッチング加工する
ことにより、底部において図面Ｙ方向に隣接する二つの
セルの記憶ノードコンタクト２５（２５ａ）、２５（２
５ｂ）の組がＸ方向に複数組露出する凹部２８を形成す
る。その後マスク５１を除去する。続いて、上記凹部２
８の内面を全面被覆するように、例えばルテニウム（Ｒ
ｕ）などの金属膜からなる下部電極材料膜４１を、例え
ば２０ｎｍ程度の厚さに形成する。
ように、第２絶縁膜２７上にマスク５１を例えばレジス
トで形成し、通常のリソグラフィー技術によりこのマス
ク５１に開口パターン５２を形成する。そしてこのマス
ク５１を用いて、第２絶縁膜２７をエッチング加工する
ことにより、底部において図面Ｙ方向に隣接する二つの
セルの記憶ノードコンタクト２５（２５ａ）、２５（２
５ｂ）の組がＸ方向に複数組露出する凹部２８を形成す
る。その後マスク５１を除去する。続いて、上記凹部２
８の内面を全面被覆するように、例えばルテニウム（Ｒ
ｕ）などの金属膜からなる下部電極材料膜４１を、例え
ば２０ｎｍ程度の厚さに形成する。
【００３４】次に、図２の（３）に示すように第２絶縁
膜２７上の下部電極材料膜４１を除去することで凹部２
８内面のみに下部電極材料膜４１残す。その方法は、例
えば、レジスト塗布して表面を平坦化した後、化学的機
械研磨（以下、ＣＭＰという）、エッチバック等の方法
によって実現できる。
膜２７上の下部電極材料膜４１を除去することで凹部２
８内面のみに下部電極材料膜４１残す。その方法は、例
えば、レジスト塗布して表面を平坦化した後、化学的機
械研磨（以下、ＣＭＰという）、エッチバック等の方法
によって実現できる。
【００３５】次いで、図２の（４）の概略構成断面図お
よび（５）のレイアウト図に示すように、上記凹部２８
の内面に形成された下部電極材料膜４１が記憶ノードコ
ンタクト２５（２５ａ）、２５（２５ｂ）と別個に接続
するように、すなわち凹部２８の底部に接続される記憶
ノードコンタクト２５ａ、２５ｂが下部電極材料膜４１
によって接続されないように、凹部２５内の下部電極材
料膜４１を分離するマスクパターン５３を形成する。こ
こでは、図面Ｙ方向に隣接する凹部２８にまたがって下
部電極材料膜４１を被覆し、かつ凹部２８内では分離さ
れるようにマスクパターン５３を形成する。そしてこの
マスクパターン５３を用いて、下部電極材料膜４１をエ
ッチング加工する。なお、レイアウト図では下部電極材
料４１の図示は省略した。なお、（４）図は（５）図の
Ｂ−Ｂ’線断面を表している。
よび（５）のレイアウト図に示すように、上記凹部２８
の内面に形成された下部電極材料膜４１が記憶ノードコ
ンタクト２５（２５ａ）、２５（２５ｂ）と別個に接続
するように、すなわち凹部２８の底部に接続される記憶
ノードコンタクト２５ａ、２５ｂが下部電極材料膜４１
によって接続されないように、凹部２５内の下部電極材
料膜４１を分離するマスクパターン５３を形成する。こ
こでは、図面Ｙ方向に隣接する凹部２８にまたがって下
部電極材料膜４１を被覆し、かつ凹部２８内では分離さ
れるようにマスクパターン５３を形成する。そしてこの
マスクパターン５３を用いて、下部電極材料膜４１をエ
ッチング加工する。なお、レイアウト図では下部電極材
料４１の図示は省略した。なお、（４）図は（５）図の
Ｂ−Ｂ’線断面を表している。
【００３６】その結果、図２の（６）に示すように、凹
部２８内において、記憶ノードコンタクト２５（２５
ａ）に接続する下部電極３１（３１ａ）と記憶ノードコ
ンタクト２５（２５ｂ）に接続する下部電極３１（３１
ｂ）とが形成される。
部２８内において、記憶ノードコンタクト２５（２５
ａ）に接続する下部電極３１（３１ａ）と記憶ノードコ
ンタクト２５（２５ｂ）に接続する下部電極３１（３１
ｂ）とが形成される。
【００３７】次いで、図２の（７）に示すように、下部
電極３１ａ、３１ｂを覆うように高誘電体膜３２を形成
した後、Ｒｕのような金属膜もしくはＴｉＮのような金
属化合物膜を堆積して上部電極３３を形成する。
電極３１ａ、３１ｂを覆うように高誘電体膜３２を形成
した後、Ｒｕのような金属膜もしくはＴｉＮのような金
属化合物膜を堆積して上部電極３３を形成する。
【００３８】上記キャパシタ１０の第１製造方法によれ
ば、上記基体上を被覆する第２絶縁膜２７に、基体上に
形成される複数のセルのうち隣接する二つのセルを一組
として、隣接する二つのセルにまたがりかつ隣接する複
数組にわたって凹部２８を形成し、各セルごとに凹部２
８内面の下部電極材料膜４１を分離して下部電極３１
ａ、３１ｂを形成することから、キャパシタ有効面積と
なる下部電極３１ａ、３１ｂが対向するように形成され
る。このため、従来の１セルに１キャパシタを形成する
キャパシタ構造におけるラインアンドスペースの１ピッ
チ分がそのままスペースになるので、スペースが３倍以
上になって２世代程度前の空間と等価になり、膜厚方向
の課題をほぼ平面型電極を扱う次元にまで戻る。したが
って、上記発明が解決しようとする課題が解決される。
ば、上記基体上を被覆する第２絶縁膜２７に、基体上に
形成される複数のセルのうち隣接する二つのセルを一組
として、隣接する二つのセルにまたがりかつ隣接する複
数組にわたって凹部２８を形成し、各セルごとに凹部２
８内面の下部電極材料膜４１を分離して下部電極３１
ａ、３１ｂを形成することから、キャパシタ有効面積と
なる下部電極３１ａ、３１ｂが対向するように形成され
る。このため、従来の１セルに１キャパシタを形成する
キャパシタ構造におけるラインアンドスペースの１ピッ
チ分がそのままスペースになるので、スペースが３倍以
上になって２世代程度前の空間と等価になり、膜厚方向
の課題をほぼ平面型電極を扱う次元にまで戻る。したが
って、上記発明が解決しようとする課題が解決される。
【００３９】また、上記製造方法によれば、例えば、ビ
ット線ピッチが１６０ｎｍのメモリセルでは、下部電極
３１ａ、３１ｂ間の距離を４０ｎｍ確保したとして、２
メモリセル分のビット線ピッチから凹部２８内底部の下
部電極３１ａ、３１ｂ間距離と両側に隣接する凹部２８
に形成された下部電極３１ａ、３１ｂ間の距離とを引い
て求める凹部２８の幅は、１６０×２−４０−２×２０
＝２４０ｎｍとなるので、凹部２８内面に誘電体膜３２
として高誘電体のＢＳＴを３０ｎｍの膜厚で被覆して
も、凹部２８内には十分に上部電極３３を埋め込む空間
的余裕が確保される。一方、従来構造の場合には、１メ
モリセル分のビット線ピッチから開口部内の下部電極間
距離と両側に隣接する開口部に形成された下部電極間距
離とを引いて求める開口部幅は、１６０−４０−２×２
０＝８０ｎｍなので、製造ばらつきやアスペクト比を考
えると３０ｎｍの膜厚を有する誘電体膜の適用は困難で
ある。
ット線ピッチが１６０ｎｍのメモリセルでは、下部電極
３１ａ、３１ｂ間の距離を４０ｎｍ確保したとして、２
メモリセル分のビット線ピッチから凹部２８内底部の下
部電極３１ａ、３１ｂ間距離と両側に隣接する凹部２８
に形成された下部電極３１ａ、３１ｂ間の距離とを引い
て求める凹部２８の幅は、１６０×２−４０−２×２０
＝２４０ｎｍとなるので、凹部２８内面に誘電体膜３２
として高誘電体のＢＳＴを３０ｎｍの膜厚で被覆して
も、凹部２８内には十分に上部電極３３を埋め込む空間
的余裕が確保される。一方、従来構造の場合には、１メ
モリセル分のビット線ピッチから開口部内の下部電極間
距離と両側に隣接する開口部に形成された下部電極間距
離とを引いて求める開口部幅は、１６０−４０−２×２
０＝８０ｎｍなので、製造ばらつきやアスペクト比を考
えると３０ｎｍの膜厚を有する誘電体膜の適用は困難で
ある。
【００４０】次に、本発明のキャパシタの第１製造方法
に係る第２実施の形態を、図３の製造工程断面図によっ
て説明する。図３では、一例として、ＤＲＡＭのキャパ
シタの製造工程を示す。なお、図面では、第１絶縁膜下
に形成されるＤＲＡＭメモリセル形成に必要な、所定の
素子分離、ワード線、ビット線等の下地構造、セルプレ
ート取り出し電極や配線等の図示は省略した。
に係る第２実施の形態を、図３の製造工程断面図によっ
て説明する。図３では、一例として、ＤＲＡＭのキャパ
シタの製造工程を示す。なお、図面では、第１絶縁膜下
に形成されるＤＲＡＭメモリセル形成に必要な、所定の
素子分離、ワード線、ビット線等の下地構造、セルプレ
ート取り出し電極や配線等の図示は省略した。
【００４１】前記図２の（１）〜（３）によって説明し
たのと同様に加工を行い、図３の（１）に示すように、
ＤＲＡＭのセルトランジスタ（図示せず）等を覆う第１
絶縁膜２１上にストッパ絶縁膜２２を形成し、ストッパ
絶縁膜２２から第１絶縁膜２１にかけて記憶ノードコン
タクト２２（２２ａ、２２ｂ）を形成する。次いで、上
記ストッパ絶縁膜２２上に電極支持材料となる第２絶縁
膜２７を電極の高さに相当する所望の膜厚だけ形成し、
この第２絶縁膜２７に、底部において図面Ｙ方向に隣接
する二つのセルの記憶ノードコンタクト２５（２５
ａ）、２５（２５ｂ）の組がＸ方向に複数組露出する凹
部２８を形成する。続いて、上記凹部２８の内面が全面
被覆される下部電極材料膜４１を形成する。さらに第２
絶縁膜２７上の下部電極材料膜４１を除去して、凹部２
８内面のみに下部電極材料膜４１を残す。
たのと同様に加工を行い、図３の（１）に示すように、
ＤＲＡＭのセルトランジスタ（図示せず）等を覆う第１
絶縁膜２１上にストッパ絶縁膜２２を形成し、ストッパ
絶縁膜２２から第１絶縁膜２１にかけて記憶ノードコン
タクト２２（２２ａ、２２ｂ）を形成する。次いで、上
記ストッパ絶縁膜２２上に電極支持材料となる第２絶縁
膜２７を電極の高さに相当する所望の膜厚だけ形成し、
この第２絶縁膜２７に、底部において図面Ｙ方向に隣接
する二つのセルの記憶ノードコンタクト２５（２５
ａ）、２５（２５ｂ）の組がＸ方向に複数組露出する凹
部２８を形成する。続いて、上記凹部２８の内面が全面
被覆される下部電極材料膜４１を形成する。さらに第２
絶縁膜２７上の下部電極材料膜４１を除去して、凹部２
８内面のみに下部電極材料膜４１を残す。
【００４２】次いで、下部電極材料膜４１が形成された
凹部２８内面にサイドウォール形成膜を成膜した後、異
方性エッチングによりサイドウォール形成膜をエッチバ
ックして、凹部２８の側壁にサイドウォールスペーサ４
３を形成する。
凹部２８内面にサイドウォール形成膜を成膜した後、異
方性エッチングによりサイドウォール形成膜をエッチバ
ックして、凹部２８の側壁にサイドウォールスペーサ４
３を形成する。
【００４３】さらに図３の（２）のレイアウト図に示す
ように、二つのセル１１ａ、１１ｂの記憶ノードコンタ
クト２５（２５ａ）、２５（２５ｂ）の組上を覆うもの
でＹ方向に配設されるラインアンドスペースパターンか
らなるマスク５５を形成する。その後、このマスク５５
を用いたエッチングにより、下部電極材料膜４１〔図３
の（１）参照〕が記憶ノードコンタクト２５ａ、２５ｂ
と別個に接続するように、すなわち凹部２８の底部に接
続される記憶ノードコンタクト２５ａ、２５ｂが下部電
極材料膜４１によって接続されないように、凹部２８側
面に露出している下部電極材料膜４１を除去する。
ように、二つのセル１１ａ、１１ｂの記憶ノードコンタ
クト２５（２５ａ）、２５（２５ｂ）の組上を覆うもの
でＹ方向に配設されるラインアンドスペースパターンか
らなるマスク５５を形成する。その後、このマスク５５
を用いたエッチングにより、下部電極材料膜４１〔図３
の（１）参照〕が記憶ノードコンタクト２５ａ、２５ｂ
と別個に接続するように、すなわち凹部２８の底部に接
続される記憶ノードコンタクト２５ａ、２５ｂが下部電
極材料膜４１によって接続されないように、凹部２８側
面に露出している下部電極材料膜４１を除去する。
【００４４】その結果、図３の（３）に示すように、凹
部２８内において、記憶ノードコンタクト２５（２５
ａ）に接続する下部電極３１（３１ａ）と記憶ノードコ
ンタクト２５（２５ｂ）に接続する下部電極３１（３１
ｂ）とが形成される。次いで図３の（４）に示すよう
に、下部電極３１ａ、３１ｂを覆うように高誘電体膜３
２を形成した後、Ｒｕのような金属膜もしくはＴｉＮの
ような金属化合物膜を堆積して上部電極３３を形成す
る。
部２８内において、記憶ノードコンタクト２５（２５
ａ）に接続する下部電極３１（３１ａ）と記憶ノードコ
ンタクト２５（２５ｂ）に接続する下部電極３１（３１
ｂ）とが形成される。次いで図３の（４）に示すよう
に、下部電極３１ａ、３１ｂを覆うように高誘電体膜３
２を形成した後、Ｒｕのような金属膜もしくはＴｉＮの
ような金属化合物膜を堆積して上部電極３３を形成す
る。
【００４５】上記サイドウォールスペーサ４３のマスク
加工のエッチング時に、第１実施の形態で説明した第２
絶縁膜２７上の下部電極材料膜４１を除去する工程を兼
ねることによって、さらに工程数を減少させることも可
能である。
加工のエッチング時に、第１実施の形態で説明した第２
絶縁膜２７上の下部電極材料膜４１を除去する工程を兼
ねることによって、さらに工程数を減少させることも可
能である。
【００４６】上記第２実施の形態に係る製造方法では、
隣接する二つのセル上を被覆する第２絶縁膜２７に、隣
接する二つのセルにまたがる凹部２８を形成し、凹部２
８内面の下部電極材料膜４１を分離して下部電極３１
ａ、３１ｂを形成することから、キャパシタ有効面積と
なる電極部分が対向するように形成される。このため、
従来の１セルに１キャパシタを形成するキャパシタ構造
におけるラインアンドスペースの１ピッチ分がそのまま
スペースになるので、スペースが３倍以上になって２世
代程度前の空間と等価になり、膜厚方向の課題をほぼ平
面型電極を扱う次元にまで戻る。したがって、上記発明
が解決しようとする課題が解決される。このため、金属
下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン
酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 、チタン酸バリウム・ストロンチウム〕等の高誘電
体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能
になる。
隣接する二つのセル上を被覆する第２絶縁膜２７に、隣
接する二つのセルにまたがる凹部２８を形成し、凹部２
８内面の下部電極材料膜４１を分離して下部電極３１
ａ、３１ｂを形成することから、キャパシタ有効面積と
なる電極部分が対向するように形成される。このため、
従来の１セルに１キャパシタを形成するキャパシタ構造
におけるラインアンドスペースの１ピッチ分がそのまま
スペースになるので、スペースが３倍以上になって２世
代程度前の空間と等価になり、膜厚方向の課題をほぼ平
面型電極を扱う次元にまで戻る。したがって、上記発明
が解決しようとする課題が解決される。このため、金属
下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン
酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 、チタン酸バリウム・ストロンチウム〕等の高誘電
体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能
になる。
【００４７】また上記第２実施の形態に係る製造方法で
は、マスク５５をラインパターンで形成するため、前記
第１製造方法で説明した下部電極材料膜４１の分離方法
で用いたマスクパターン５３のように、最小ルールを含
むドット形状のマスクを形成する必要がないため、凹部
２８段差上での加工精度が向上される。また、マスク５
５を用いた下部電極材料膜４１の加工において、第１実
施の形態のように凹部２８の底部における実効膜厚と凹
部２８側面における実効膜厚（開口部深さ方向の膜厚）
とが異なる下部電極材料４１を同時に加工する必要がな
いので、この点からも加工精度が向上される。
は、マスク５５をラインパターンで形成するため、前記
第１製造方法で説明した下部電極材料膜４１の分離方法
で用いたマスクパターン５３のように、最小ルールを含
むドット形状のマスクを形成する必要がないため、凹部
２８段差上での加工精度が向上される。また、マスク５
５を用いた下部電極材料膜４１の加工において、第１実
施の形態のように凹部２８の底部における実効膜厚と凹
部２８側面における実効膜厚（開口部深さ方向の膜厚）
とが異なる下部電極材料４１を同時に加工する必要がな
いので、この点からも加工精度が向上される。
【００４８】次に、本発明のキャパシタの第１製造方法
に係る第３実施の形態を、図４の製造工程断面図によっ
て説明する。図４では、前記第１実施の形態の製造方法
において、下部電極表面を粗面化する方法を適用した一
例を示す。なお、図面では、第１絶縁膜下に形成される
ＤＲＡＭメモリセル形成に必要な、所定の素子分離、ワ
ード線、ビット線等の下地構造、セルプレート取り出し
電極や配線等の図示は省略した。
に係る第３実施の形態を、図４の製造工程断面図によっ
て説明する。図４では、前記第１実施の形態の製造方法
において、下部電極表面を粗面化する方法を適用した一
例を示す。なお、図面では、第１絶縁膜下に形成される
ＤＲＡＭメモリセル形成に必要な、所定の素子分離、ワ
ード線、ビット線等の下地構造、セルプレート取り出し
電極や配線等の図示は省略した。
【００４９】前記図２の（１）〜（３）によって説明し
たのと同様に加工を行い、図４の（１）に示すように、
ＤＲＡＭのセルトランジスタ（図示せず）を覆う第１絶
縁膜２１上にストッパ絶縁膜２２を形成し、ストッパ絶
縁膜２２から第１絶縁膜２１にかけて記憶ノードコンタ
クト２５を形成する。次いで、上記ストッパ絶縁膜２２
上に電極支持材料となる第２絶縁膜２７を電極の高さに
相当する所望の膜厚だけ形成し、この第２絶縁膜２７
に、底部において図面Ｙ方向に隣接する二つのセルの記
憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）の
組がＸ方向に複数組露出する凹部２８を形成する。続い
て、上記凹部２８の内面が全面被覆される下部電極材料
膜４１〔前記図２（１）参照〕〕を、例えば低濃度リン
ドーリンドープ非晶質シリコンを５０ｎｍ程度の厚さに
堆積して形成する。さらに第２絶縁膜２７上の下部電極
材料膜４１を除去して、凹部２７内面のみに下部電極材
料膜４１を残す。
たのと同様に加工を行い、図４の（１）に示すように、
ＤＲＡＭのセルトランジスタ（図示せず）を覆う第１絶
縁膜２１上にストッパ絶縁膜２２を形成し、ストッパ絶
縁膜２２から第１絶縁膜２１にかけて記憶ノードコンタ
クト２５を形成する。次いで、上記ストッパ絶縁膜２２
上に電極支持材料となる第２絶縁膜２７を電極の高さに
相当する所望の膜厚だけ形成し、この第２絶縁膜２７
に、底部において図面Ｙ方向に隣接する二つのセルの記
憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）の
組がＸ方向に複数組露出する凹部２８を形成する。続い
て、上記凹部２８の内面が全面被覆される下部電極材料
膜４１〔前記図２（１）参照〕〕を、例えば低濃度リン
ドーリンドープ非晶質シリコンを５０ｎｍ程度の厚さに
堆積して形成する。さらに第２絶縁膜２７上の下部電極
材料膜４１を除去して、凹部２７内面のみに下部電極材
料膜４１を残す。
【００５０】その後、前記第１実施の形態もしくは前記
第２実施の形態で説明した方法を用いて、凹部２８内に
おいて、下部電極材料膜４１を分離して、記憶ノードコ
ンタクト２５ａに接続する下部電極３１（３１ａ）と記
憶ノードコンタクト２５ｂに接続する下部電極３１（３
１ｂ）とを形成する。
第２実施の形態で説明した方法を用いて、凹部２８内に
おいて、下部電極材料膜４１を分離して、記憶ノードコ
ンタクト２５ａに接続する下部電極３１（３１ａ）と記
憶ノードコンタクト２５ｂに接続する下部電極３１（３
１ｂ）とを形成する。
【００５１】次いで、図４の（２）に示すように、例え
ば通常の方法で、上記低濃度リンドーリンドープ非晶質
シリコンからなる下部電極材３１表面にＨＳＧ３５を形
成するＨＳＧ化を行った後、下部電極３１（３１ａ）、
３１（３１ｂ）を覆うように、Ｔａ2 Ｏ5 ／Ｓｉ3 Ｎ4
のような誘電体膜３２を形成する。さらに、Ｒｕのよう
な金属膜もしくはＴｉＮのような金属化合物膜を堆積し
て上部電極３３を形成する。いわゆるＭＩＳ（Metal In
sulator Semiconductor）構造を形成する。
ば通常の方法で、上記低濃度リンドーリンドープ非晶質
シリコンからなる下部電極材３１表面にＨＳＧ３５を形
成するＨＳＧ化を行った後、下部電極３１（３１ａ）、
３１（３１ｂ）を覆うように、Ｔａ2 Ｏ5 ／Ｓｉ3 Ｎ4
のような誘電体膜３２を形成する。さらに、Ｒｕのよう
な金属膜もしくはＴｉＮのような金属化合物膜を堆積し
て上部電極３３を形成する。いわゆるＭＩＳ（Metal In
sulator Semiconductor）構造を形成する。
【００５２】また、例えばＨＳＧ化した下部電極３１表
面を金属膜で被覆し、次いで上記誘電体膜３２および上
記上部電極３３を形成することにより、上記ＭＩＭ（Me
talInsulator Metal）構造のキャパシタを形成すること
も可能である。さらに第２絶縁膜２７に、ＣＶＤ法によ
り形成したエッチングレートの異なる積層膜を採用する
ことも可能である。またさらに、反応性イオンエッチン
グ（ＲＩＥ）加工の側壁あれを利用して凹凸を生じさせ
る等の過去に提案されている種々の方法によって下部電
極３１表面を粗面化することが可能となる。
面を金属膜で被覆し、次いで上記誘電体膜３２および上
記上部電極３３を形成することにより、上記ＭＩＭ（Me
talInsulator Metal）構造のキャパシタを形成すること
も可能である。さらに第２絶縁膜２７に、ＣＶＤ法によ
り形成したエッチングレートの異なる積層膜を採用する
ことも可能である。またさらに、反応性イオンエッチン
グ（ＲＩＥ）加工の側壁あれを利用して凹凸を生じさせ
る等の過去に提案されている種々の方法によって下部電
極３１表面を粗面化することが可能となる。
【００５３】上記サイドウォールスペーサのマスク加工
のエッチング時に、第１実施の形態で説明した第２絶縁
膜２７上の下部電極材料膜４１を除去する工程を兼ねる
ことによって、さらに工程数を減少させることも可能で
ある。
のエッチング時に、第１実施の形態で説明した第２絶縁
膜２７上の下部電極材料膜４１を除去する工程を兼ねる
ことによって、さらに工程数を減少させることも可能で
ある。
【００５４】上記第３実施の形態に係る製造方法では、
第２実施の形態と同様に、隣接する二つのセル上を被覆
する第２絶縁膜２７に、隣接する二つのセルにまたがる
凹部２８を形成し、凹部２８内面の下部電極材料膜４１
をサイドウォール４３とマスク５５とを用いてエッチン
グ分離し、下部電極３１ａ、３１ｂを形成することか
ら、キャパシタ１０の有効面積となる下部電極３１ａ、
３１ｂが対向するように形成される。このため、従来の
１セルに１キャパシタを形成するキャパシタ構造におけ
るラインアンドスペースの１ピッチ分がそのままスペー
スになるので、スペースが３倍以上になって２世代程度
前の空間と等価になり、膜厚方向の課題をほぼ平面型電
極を扱う次元にまで戻る。したがって、上記発明が解決
しようとする課題が解決される。このため、下部電極３
１にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸スト
ロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタ
ン酸バリウム・ストロンチウム〕等の高誘電体材料を組
み合わせる技術や、ＨＳＧ技術の適用が可能になる。
第２実施の形態と同様に、隣接する二つのセル上を被覆
する第２絶縁膜２７に、隣接する二つのセルにまたがる
凹部２８を形成し、凹部２８内面の下部電極材料膜４１
をサイドウォール４３とマスク５５とを用いてエッチン
グ分離し、下部電極３１ａ、３１ｂを形成することか
ら、キャパシタ１０の有効面積となる下部電極３１ａ、
３１ｂが対向するように形成される。このため、従来の
１セルに１キャパシタを形成するキャパシタ構造におけ
るラインアンドスペースの１ピッチ分がそのままスペー
スになるので、スペースが３倍以上になって２世代程度
前の空間と等価になり、膜厚方向の課題をほぼ平面型電
極を扱う次元にまで戻る。したがって、上記発明が解決
しようとする課題が解決される。このため、下部電極３
１にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸スト
ロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタ
ン酸バリウム・ストロンチウム〕等の高誘電体材料を組
み合わせる技術や、ＨＳＧ技術の適用が可能になる。
【００５５】また上記第３実施の形態に係る製造方法で
は、マスク５５をラインパターンで形成するため、前記
第１製造方法で説明した下部電極材料膜４１の分離方法
で用いたマスクパターン５３のように、最小ルールを含
むドット形状のマスクを形成する必要がないため、凹部
２８段差上での加工精度が向上される。また、マスク５
５を用いた下部電極材料膜４１の加工において、第１実
施の形態のように凹部２８の底部における実効膜厚と凹
部２８側面における実効膜厚（開口部深さ方向の膜厚）
とが異なる下部電極材料４１を同時に加工する必要がな
いので、この点からも加工精度が向上される。
は、マスク５５をラインパターンで形成するため、前記
第１製造方法で説明した下部電極材料膜４１の分離方法
で用いたマスクパターン５３のように、最小ルールを含
むドット形状のマスクを形成する必要がないため、凹部
２８段差上での加工精度が向上される。また、マスク５
５を用いた下部電極材料膜４１の加工において、第１実
施の形態のように凹部２８の底部における実効膜厚と凹
部２８側面における実効膜厚（開口部深さ方向の膜厚）
とが異なる下部電極材料４１を同時に加工する必要がな
いので、この点からも加工精度が向上される。
【００５６】次に、本発明のキャパシタの第２製造方法
に係る実施の形態を、図５の製造工程断面図によって説
明する。なお、図面では、第１絶縁膜下に形成されるＤ
ＲＡＭメモリセル形成に必要な、所定の素子分離、ワー
ド線、ビット線等の下地構造、セルプレート取り出し電
極や配線等の図示は省略した。
に係る実施の形態を、図５の製造工程断面図によって説
明する。なお、図面では、第１絶縁膜下に形成されるＤ
ＲＡＭメモリセル形成に必要な、所定の素子分離、ワー
ド線、ビット線等の下地構造、セルプレート取り出し電
極や配線等の図示は省略した。
【００５７】前記図２の（１）によって説明したよう
に、図５の（１）に示すように、ＤＲＡＭのセルトラン
ジスタ（図示せず）を形成した後、そのセルトランジス
タを覆う第１絶縁膜２１を形成する。さらに第１絶縁膜
２１上にストッパ絶縁膜２２を形成する。その後、通常
の製造方法によって、ストッパ絶縁膜２２から第１絶縁
膜２１にかけて記憶ノードコンタクト２５を形成する。
例えば図５の（２）のレイアウト図に示すように、この
記憶ノードコンタクト２５は各セル１１ごとに、Ｘ軸お
よびＹ軸方向に、等間隔に設けられている。なお、上記
記憶ノードコンタクト２５はポリシリコンプラグ等を使
用して形成される。その際、ＭＩＭ構造のキャパシタを
形成する場合は、上記記憶ノードコンタクト２５上面部
分をチタンシリサイド化する等の処理を行なっておく。
に、図５の（１）に示すように、ＤＲＡＭのセルトラン
ジスタ（図示せず）を形成した後、そのセルトランジス
タを覆う第１絶縁膜２１を形成する。さらに第１絶縁膜
２１上にストッパ絶縁膜２２を形成する。その後、通常
の製造方法によって、ストッパ絶縁膜２２から第１絶縁
膜２１にかけて記憶ノードコンタクト２５を形成する。
例えば図５の（２）のレイアウト図に示すように、この
記憶ノードコンタクト２５は各セル１１ごとに、Ｘ軸お
よびＹ軸方向に、等間隔に設けられている。なお、上記
記憶ノードコンタクト２５はポリシリコンプラグ等を使
用して形成される。その際、ＭＩＭ構造のキャパシタを
形成する場合は、上記記憶ノードコンタクト２５上面部
分をチタンシリサイド化する等の処理を行なっておく。
【００５８】次いで、図５の（１）に示すように、上記
ストッパ絶縁膜２２上に電極支持材料となる第２絶縁膜
２７を、電極の高さに相当する所望の膜厚だけ形成す
る。この第２絶縁膜２７の膜厚は、略キャパシタの高さ
となるので、形成されるキャパシタの大きさと必要容量
に応じて決定する。
ストッパ絶縁膜２２上に電極支持材料となる第２絶縁膜
２７を、電極の高さに相当する所望の膜厚だけ形成す
る。この第２絶縁膜２７の膜厚は、略キャパシタの高さ
となるので、形成されるキャパシタの大きさと必要容量
に応じて決定する。
【００５９】次に、図５の（２）に示すレイアウト図に
示すように、マスク５７を例えばレジストで形成し、リ
ソグラフィー技術によってマスク５７に開口パターン５
８を形成する。このマスク５７を用いて第２絶縁膜２７
をエッチング加工することにより、底部において図面Ｙ
方向に隣接する二つのセル１１（１１ａ）、１１（１１
ｂ）の記憶ノードコンタクト２５（２５ａ）、２５（２
５ｂ）の組が露出する凹部２８を、それぞれの記憶ノー
ドコンタクト２５ａ、２５ｂの組に対して形成する。そ
の後、マスク５７を除去する。
示すように、マスク５７を例えばレジストで形成し、リ
ソグラフィー技術によってマスク５７に開口パターン５
８を形成する。このマスク５７を用いて第２絶縁膜２７
をエッチング加工することにより、底部において図面Ｙ
方向に隣接する二つのセル１１（１１ａ）、１１（１１
ｂ）の記憶ノードコンタクト２５（２５ａ）、２５（２
５ｂ）の組が露出する凹部２８を、それぞれの記憶ノー
ドコンタクト２５ａ、２５ｂの組に対して形成する。そ
の後、マスク５７を除去する。
【００６０】続いて、図５の（１）の概略構成断面図に
示すように、上記各凹部２８の内面を全面被覆するよう
に、例えばルテニウム（Ｒｕ）などの金属膜からなる下
部電極材料膜４１を、例えば２０ｎｍ程度の厚さに形成
する。
示すように、上記各凹部２８の内面を全面被覆するよう
に、例えばルテニウム（Ｒｕ）などの金属膜からなる下
部電極材料膜４１を、例えば２０ｎｍ程度の厚さに形成
する。
【００６１】次に、前記図２の（３）で説明したのと同
様に、第２絶縁膜２７上の下部電極材料膜４１を除去す
ることで凹部２８内面のみに下部電極材料膜４１残す。
その方法は、例えば、レジスト塗布して表面を平坦化し
た後、化学的機械研磨（以下、ＣＭＰという）、エッチ
バック等の方法によって実現できる。
様に、第２絶縁膜２７上の下部電極材料膜４１を除去す
ることで凹部２８内面のみに下部電極材料膜４１残す。
その方法は、例えば、レジスト塗布して表面を平坦化し
た後、化学的機械研磨（以下、ＣＭＰという）、エッチ
バック等の方法によって実現できる。
【００６２】次いで、図５の（３）のレイアウト図に示
すように、上記凹部２８の内面に形成された下部電極材
料膜４１が記憶ノードコンタクト２５ａ、２５ｂと別個
に接続するように、すなわち凹部２８の底部に接続され
る記憶ノードコンタクト２５ａ、２５ｂが下部電極材料
膜４１によって接続されないように、凹部２８内の下部
電極材料膜４１を分離するマスク５９を、例えばＸ方向
の記憶ノードコンタクト２５およびこの記憶ノードコン
タクト側の凹部２８側壁の下部電極材料膜４１を覆うよ
うに、ライン状に形成する。そしてこのマスク５９を用
いて、下部電極材料膜４１をエッチング加工する。
すように、上記凹部２８の内面に形成された下部電極材
料膜４１が記憶ノードコンタクト２５ａ、２５ｂと別個
に接続するように、すなわち凹部２８の底部に接続され
る記憶ノードコンタクト２５ａ、２５ｂが下部電極材料
膜４１によって接続されないように、凹部２８内の下部
電極材料膜４１を分離するマスク５９を、例えばＸ方向
の記憶ノードコンタクト２５およびこの記憶ノードコン
タクト側の凹部２８側壁の下部電極材料膜４１を覆うよ
うに、ライン状に形成する。そしてこのマスク５９を用
いて、下部電極材料膜４１をエッチング加工する。
【００６３】その結果、図５の（４）のレイアウト図に
示すように、凹部２８内において、記憶ノードコンタク
ト２５ａに接続する下部電極３１ａと記憶ノードコンタ
クト２５ｂに接続する下部電極３１ｂとが形成される。
示すように、凹部２８内において、記憶ノードコンタク
ト２５ａに接続する下部電極３１ａと記憶ノードコンタ
クト２５ｂに接続する下部電極３１ｂとが形成される。
【００６４】その後、前記図２の（６）に示すように、
下部電極３１ａ、３１ｂを覆うように高誘電体膜３２を
形成した後、Ｒｕのような金属膜もしくはＴｉＮのよう
な金属化合物膜を堆積して上部電極３３を形成する。こ
のようにしてキャパシタ１０が完成する。
下部電極３１ａ、３１ｂを覆うように高誘電体膜３２を
形成した後、Ｒｕのような金属膜もしくはＴｉＮのよう
な金属化合物膜を堆積して上部電極３３を形成する。こ
のようにしてキャパシタ１０が完成する。
【００６５】上記製造方法によれば、第１の発明と同様
の効果が得られるとともに、第１の発明の製造方法によ
り形成されるキャパシタ１０より下部電極３１の面積を
増加させることが可能になるので、容量を大きくするこ
とが可能になる。
の効果が得られるとともに、第１の発明の製造方法によ
り形成されるキャパシタ１０より下部電極３１の面積を
増加させることが可能になるので、容量を大きくするこ
とが可能になる。
【００６６】上記図５によって説明した製造方法に、前
記第１の発明の第２実施の形態によるサイドウォールを
マスクに用いる方法を組み合わせることも可能であり、
また第３実施の形態で説明したＨＳＧ技術を組み合わせ
ることも可能である。
記第１の発明の第２実施の形態によるサイドウォールを
マスクに用いる方法を組み合わせることも可能であり、
また第３実施の形態で説明したＨＳＧ技術を組み合わせ
ることも可能である。
【００６７】また、上記説明したキャパシタおよびその
製造方法は、ＤＲＡＭのキャパシタおおびその製造方法
に適用することができる。すなわち、２ビット単位でキ
ャパシタを形成することにより、本発明のキャパシタの
構成および製造方法は実現できる。
製造方法は、ＤＲＡＭのキャパシタおおびその製造方法
に適用することができる。すなわち、２ビット単位でキ
ャパシタを形成することにより、本発明のキャパシタの
構成および製造方法は実現できる。
【００６８】このように、本発明では、キャパシタの容
量を増加させるための電極粗面化や高誘電体材料技術の
平面的な限界要因を取り除いたため、セル動作に必要な
容量を適当なキャパシタ高さで実現する事が可能であ
る。また微細セルへの従来技術での適用は誘電体膜が薄
膜である事が必須であるため、シリコン窒化膜などしか
使用できなかったが、本発明のキャパシタおよびその製
造方法では高誘電体膜の適用が可能になる。また、本発
明ではＭＩＭ構造キャパシタにも形成できるため、Ther
mal Budgetの低い混載ＤＲＡＭなどへの適用も可能とな
る。
量を増加させるための電極粗面化や高誘電体材料技術の
平面的な限界要因を取り除いたため、セル動作に必要な
容量を適当なキャパシタ高さで実現する事が可能であ
る。また微細セルへの従来技術での適用は誘電体膜が薄
膜である事が必須であるため、シリコン窒化膜などしか
使用できなかったが、本発明のキャパシタおよびその製
造方法では高誘電体膜の適用が可能になる。また、本発
明ではＭＩＭ構造キャパシタにも形成できるため、Ther
mal Budgetの低い混載ＤＲＡＭなどへの適用も可能とな
る。
【００６９】さらに本発明では、記憶ノードコンタクト
（記憶ノード電極）の形成に基本的に２回のマスクパタ
ーンを使用するため、電極の投影形状を矩形にする事が
可能である。従来のマスクでは矩形の角が丸くなること
により楕円形に近くなるが、微細化につれて、その問題
が顕著となるので、投影面積の観点でも効果がある。
（記憶ノード電極）の形成に基本的に２回のマスクパタ
ーンを使用するため、電極の投影形状を矩形にする事が
可能である。従来のマスクでは矩形の角が丸くなること
により楕円形に近くなるが、微細化につれて、その問題
が顕著となるので、投影面積の観点でも効果がある。
【００７０】
【発明の効果】以上、説明したように本発明のキャパシ
タによれば、絶縁膜に隣接する二つのセルにまたがって
形成された凹部内面に、隣接する二つのセルのそれぞれ
に対応しかつ凹部内で対向するように二つに分離されて
いる下部電極が形成されているので、従来の１セルに１
キャパシタを形成するキャパシタ構造におけるラインア
ンドスペースの１ピッチ分がそのままスペースになる。
このため、スペースが３倍以上になって２世代程度前の
空間と等価となり、膜厚方向の課題をほぼ平面型電極を
扱う次元にまで戻すことができる。したがって、金属下
部電極にＴａ2 Ｏ 5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸
ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、
チタン酸バリウム・ストロンチウム〕等の高誘電体材料
を組み合わせる技術や、ＨＳＧ技術の適用が可能にな
る。よって、ＤＲＡＭのセルキャパシタは微細化に対抗
して必要容量を確保することができるので、ＤＲＡＭの
データ保持特性の向上や微細化によるビット線寄生容量
の低減が図れ、微細化、高性能化が可能になる。
タによれば、絶縁膜に隣接する二つのセルにまたがって
形成された凹部内面に、隣接する二つのセルのそれぞれ
に対応しかつ凹部内で対向するように二つに分離されて
いる下部電極が形成されているので、従来の１セルに１
キャパシタを形成するキャパシタ構造におけるラインア
ンドスペースの１ピッチ分がそのままスペースになる。
このため、スペースが３倍以上になって２世代程度前の
空間と等価となり、膜厚方向の課題をほぼ平面型電極を
扱う次元にまで戻すことができる。したがって、金属下
部電極にＴａ2 Ｏ 5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸
ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、
チタン酸バリウム・ストロンチウム〕等の高誘電体材料
を組み合わせる技術や、ＨＳＧ技術の適用が可能にな
る。よって、ＤＲＡＭのセルキャパシタは微細化に対抗
して必要容量を確保することができるので、ＤＲＡＭの
データ保持特性の向上や微細化によるビット線寄生容量
の低減が図れ、微細化、高性能化が可能になる。
【００７１】本発明のキャパシタの製造方法によれば、
基体上を被覆する絶縁膜に、基体上に形成される複数の
セルのうち隣接する二つのセルを一組として、隣接する
二つのセルにまたがりかつ隣接する複数組にわたって凹
部を形成し、各セルごとに凹部内面の下部電極材料膜を
分離して下部電極を形成するので、キャパシタ有効面積
となる電極部分が対向するように形成できる。このた
め、従来の１セルに１キャパシタを形成するキャパシタ
構造におけるラインアンドスペースの１ピッチ分がその
ままスペースとすることができるので、スペースが３倍
以上になって２世代程度前の空間と等価になり、膜厚方
向の課題をほぼ平面型電極を扱う次元にまで戻すことが
できる。したがって、金属下部電極にＴａ2 Ｏ5 やＳＴ
Ｏ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ
〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロ
ンチウム〕等の高誘電体材料を組み合わせる技術や、Ｈ
ＳＧ技術の適用が可能になる。よって、ＤＲＡＭのセル
キャパシタは微細化に対抗して必要容量を確保すること
ができるので、ＤＲＡＭのデータ保持特性の向上や微細
化によるビット線寄生容量の低減が図れ、微細化、高性
能化が可能になる。
基体上を被覆する絶縁膜に、基体上に形成される複数の
セルのうち隣接する二つのセルを一組として、隣接する
二つのセルにまたがりかつ隣接する複数組にわたって凹
部を形成し、各セルごとに凹部内面の下部電極材料膜を
分離して下部電極を形成するので、キャパシタ有効面積
となる電極部分が対向するように形成できる。このた
め、従来の１セルに１キャパシタを形成するキャパシタ
構造におけるラインアンドスペースの１ピッチ分がその
ままスペースとすることができるので、スペースが３倍
以上になって２世代程度前の空間と等価になり、膜厚方
向の課題をほぼ平面型電極を扱う次元にまで戻すことが
できる。したがって、金属下部電極にＴａ2 Ｏ5 やＳＴ
Ｏ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ
〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロ
ンチウム〕等の高誘電体材料を組み合わせる技術や、Ｈ
ＳＧ技術の適用が可能になる。よって、ＤＲＡＭのセル
キャパシタは微細化に対抗して必要容量を確保すること
ができるので、ＤＲＡＭのデータ保持特性の向上や微細
化によるビット線寄生容量の低減が図れ、微細化、高性
能化が可能になる。
【００７２】本発明の半導体装置によれば、本発明のキ
ャパシタと同様な効果が得られる。
ャパシタと同様な効果が得られる。
【００７３】本発明の半導体装置の製造方法によれば、
本発明のキャパシタの製造方法と同様な効果が得られ
る。
本発明のキャパシタの製造方法と同様な効果が得られ
る。
【図１】本発明のキャパシタに係る一実施の形態を示す
概略構成断面図である。
概略構成断面図である。
【図２】本発明のキャパシタの第１製造方法に係る第１
実施の形態を示す製造工程断面図である。
実施の形態を示す製造工程断面図である。
【図３】本発明のキャパシタの第１製造方法に係る第２
実施の形態を示す製造工程断面図である。
実施の形態を示す製造工程断面図である。
【図４】本発明のキャパシタの第１製造方法に係る第３
実施の形態を示す製造工程断面図である。
実施の形態を示す製造工程断面図である。
【図５】本発明のキャパシタの第２製造方法に係る実施
の形態を示す製造工程断面図である。
の形態を示す製造工程断面図である。
【図６】課題を説明する概略構成断面図である。
【図７】課題を説明する概略構成断面図である。
１０…キャパシタ、２７…第２絶縁膜、２８…凹部、３
１，３１ａ，３１ｂ…下部電極、３２…誘電体膜、３３
…上部電極
１，３１ａ，３１ｂ…下部電極、３２…誘電体膜、３３
…上部電極
Claims (12)
- 【請求項１】 基体上の絶縁膜に形成された凹部内に下
部電極と誘電体膜と上部電極とを積層してなるキャパシ
タにおいて、 前記凹部は前記基体上に形成される複数のセルのうち隣
接する二つのセルにまたがって形成されていて、 前記下部電極は前記凹部内の隣接する二つのセルのそれ
ぞれに対応しかつ前記凹部内で対向するように二つに分
離されていることを特徴とするキャパシタ。 - 【請求項２】 前記下部電極表面が粗面化されているこ
とを特徴とする請求項１記載のキャパシタ。 - 【請求項３】 前記下部電極を構成する少なくとも１層
が金属膜もしくは導電性を有する金属化合物膜からなる
ことを特徴とする請求項１記載のキャパシタ。 - 【請求項４】 複数のセルが形成される基体上に絶縁膜
を被覆する工程と、 前記絶縁膜に前記セルのうち隣接する二つのセルを一組
として、複数組の隣接する二つのセルにまたがって凹部
を形成する工程と、 前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形
成する工程と、 前記絶縁膜上の前記下部電極材料膜を除去して前記凹部
内のみに前記下部電極材料膜を残す工程と、 前記凹部内の下部電極を各セルごとに分離する工程と、 前記各下部電極を被覆する誘電体膜を形成する工程と、 前記誘電体膜を被覆する上部電極を形成する工程とを備
えたことを特徴とするキャパシタの製造方法。 - 【請求項５】 前記凹部内の下部電極を各セルごとに分
離する工程において前記凹部底部における前記下部電極
材料膜を分離する工程は、 前記凹部の側壁にサイドウォールを形成する工程と、 前記サイドウォールをマスクにして、前記凹部底部にお
ける前記下部電極材料膜を除去して、前記凹部の底部に
おける前記隣接する二つのセル間の下部電極材料膜を分
離する工程と、 前記サイドウォールを除去する工程とからなることを特
徴とする請求項４記載のキャパシタの製造方法。 - 【請求項６】 隣接する二つのセルが形成される基体上
に絶縁膜を被覆する工程と、 前記絶縁膜に前記隣接する二つのセルにまたがる凹部を
形成する工程と、 前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形
成する工程と、 前記絶縁膜上の前記下部電極材料膜を除去して前記凹部
内のみに前記下部電極材料膜を残す工程と、 前記凹部内の下部電極を各セルごとに分離する工程と、 前記各下部電極を被覆する誘電体膜を形成する工程と、 前記誘電体膜を被覆する上部電極を形成する工程とを備
えたことを特徴とするキャパシタの製造方法。 - 【請求項７】 基体上の絶縁膜に形成された凹部内に下
部電極と誘電体膜と上部電極とを積層してなるキャパシ
タを有するダイナミックランダムアクセスメモリを備え
た半導体装置において、 前記凹部は前記基体上に形成される複数のセルのうち隣
接する二つのセルにまたがって形成されていて、 前記下部電極は前記凹部内の隣接する二つのセルのそれ
ぞれに対応しかつ前記凹部内で対向するように二つに分
離されていることを特徴とする半導体装置。 - 【請求項８】 前記キャパシタ有効面積となる電極表面
が粗面化されたことを特徴とする請求項７記載の半導体
装置。 - 【請求項９】 前記凹部内面側に形成される前記キャパ
シタの下部電極の少なくとも１層に金属膜を用いたこと
を特徴とする請求項７記載の半導体装置。 - 【請求項１０】 複数のセルが形成される基体上に絶縁
膜を被覆する工程と、 前記絶縁膜に前記セルのうち隣接する二つのセルを一組
として、複数組の隣接する二つのセルにまたがって凹部
を形成する工程と、 前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形
成する工程と、 前記絶縁膜上の前記下部電極材料膜を除去して前記凹部
内のみに前記下部電極材料膜を残す工程と、 前記凹部内の下部電極を各セルごとに分離する工程と、 前記各下部電極を被覆する誘電体膜を形成する工程と、 前記誘電体膜を被覆する上部電極を形成する工程とによ
りダイナミックランダムアクセスメモリのキャパシタを
形成することを特徴とする半導体装置の製造方法。 - 【請求項１１】 前記凹部内の下部電極を各セルごとに
分離する工程において前記凹部底部における前記下部電
極材料膜を分離する工程は、 前記凹部の側壁にサイドウォールを形成する工程と、 前記サイドウォールをマスクにして、前記凹部底部にお
ける前記下部電極材料膜を除去して、前記凹部の底部に
おける前記隣接する二つのセル間の下部電極材料膜を分
離する工程と、 前記サイドウォールを除去する工程とからなることを特
徴とする請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 隣接する二つのセルが形成される基体
上に絶縁膜を被覆する工程と、 前記絶縁膜に前記隣接する二つのセルにまたがる凹部を
形成する工程と、 前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形
成する工程と、 前記絶縁膜上の前記下部電極材料膜を除去して前記凹部
内のみに前記下部電極材料膜を残す工程と、 前記凹部内の下部電極を各セルごとに分離する工程と、 前記各下部電極を被覆する誘電体膜を形成する工程と、 前記誘電体膜を被覆する上部電極を形成する工程とによ
りダイナミックランダムアクセスメモリのキャパシタを
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012576A JP4023163B2 (ja) | 2002-01-22 | 2002-01-22 | キャパシタとその製造方法および半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012576A JP4023163B2 (ja) | 2002-01-22 | 2002-01-22 | キャパシタとその製造方法および半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218234A true JP2003218234A (ja) | 2003-07-31 |
| JP4023163B2 JP4023163B2 (ja) | 2007-12-19 |
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|---|---|---|---|
| JP2002012576A Expired - Fee Related JP4023163B2 (ja) | 2002-01-22 | 2002-01-22 | キャパシタとその製造方法および半導体装置とその製造方法 |
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-
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- 2002-01-22 JP JP2002012576A patent/JP4023163B2/ja not_active Expired - Fee Related
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| JP4023163B2 (ja) | 2007-12-19 |
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