TW543191B - Semiconductor device and manufacturing method thereof - Google Patents

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Description

543191
發明詳細說明 【發明所屬技術領域】 置及其製造方法，更具體而言 的半導體裝置及其製造方法。 本發明係關於半導體裝 係關於具備無漏電之電容 【背景技術】 白知在電谷的介電質膜係採用由cvd法（Ckmical ^ 〇n :化學洛鑛法）所形成的氧化石夕膜或氮化石夕膜 可，成、句勻厚度的膜。複雜的下電極構造可舉出，例如： 圓，筒構造、鰭片構造、乡晶矽經粗面化的構造、溝渠構造 等0 圖7,〜圖11所不係例示習知半導體裝置中的電容製造步 驟。=先，在下方設置半導體基板（參照圖丨丨），然後再形 成覆蓋此半導體基板上所形成的雜質區域與通道區域的‘ 緣膜102。在此絕緣膜102中設置接觸於上述雜質區域的接 觸窗插塞（contact plug) 1〇3。其次，連接此接觸窗插塞 103與絕緣膜102上面形成下電極層1〇4(圖7)。此了電極層 可利用白金等金屬膜形成。接著，將光阻圖案當作遮罩使 用’對下電極層施行圖案化處理，而形成儲存結點 (storage knot)(下電極）i〇4a(圖 8)。 其次’以覆蓋儲存結點1 〇 4 a上面與側壁之方式形成介電 質膜1 0 5 (圖9 )。然後，以連接介電質膜丨〇 5上面與側面並 覆蓋的方式形成上電極用導電膜1〇6(圖1〇)。經由如上述 的電容製造步驟而形成圖11所示的半導體裝置。如依照圖
C:\2D-CODE\91-07\91108323.ptd 第5頁 543191 五、發明說明（2) 插塞103係導通儲存結點心與半導链基 再者，位元線接觸窗1 08係導通位 體基板上的雜質區域丨丨3。此外，通1與没置於半導 電晶體開極1〇9係由半導體基板之n線中所採用的 閘絕緣膜110、位於其上面相鄰 上圖示= 層109a所構成。 早至屬層109b、金屬 電已=二率較大…存更高 *體裝置的使用。此類新素材以.=巧材對半 :鈦酸鋇銷Μ或ST(SrTl〇3:鈦酸錄）膜』ST((Ba々）T1〇3 量准但= = 電=較高’因此雖可達成高容 對無法利用CVD成膜而二的上盍性偏低之問題發生。特別 便非常低。 僅％利用濺鑛成膜的材料，覆蓋性
當使用覆蓋性動：柄+ U 分離的凸狀形狀之情^料日守，譬如在當下電極形成相互 產生介電質膜鲈1 Λ 便無法避免在角落處等部位處 的介電分。譬如當介電質膜形成覆蓋較差 之B部位的儲存=的介電質膜的情況時，在如圖11 較薄的部分。此介洛°卩位處，將頗容易產生部分膜厚 便將形成電容：；；；㈡η:薄膜，若過薄的話， 為防止漏電而整體外罢，奋產生漏電的位置處。此外，若 成電容的容量降低。又乂厚的介電質膜之情況時，便將造
543191 五、發明說明（3) 發明揭示】 w ft明5目的在於提供一種具備有即使薄薄的形成覆蓋 性偏低之；丨電質膜，亦不會產生漏電位置之 裝置及其製造方法。 連ί:: i ί ϊ體襞置係具備有:各自的下電極分別電性 部配線上之質=上②且上電極則電性連接於外 某板ί ί I 與第二電容分別具備有：鄰接於半導體 -上電極；以及鄰接第一上電極上：：=面= 體裝置更於第一與第二電容之門，且供士;7電極。半導 面，且覆μ下雷托α Γ電 間具備有鄰接絕緣層上 卜m Γ 電極與介電質膜側壁的隔間壁絕緣膜·裳 上電極鄰接於隔間壁絕緣膜上面。 “膑，第二 j此構造，僅從平面狀下電極層上所 ”起，形成電容基本型介電質膜。因此即使電 =電質膜或結晶性較強的介電質膜，亦不會 广之複雜形狀的下電極。所以 角 =較大變動的因素。結果因為：：=二=產生 膜產生極端薄的處所，故可防止漏電。在此以；；質 第7頁 C:\2D-C0DE\91-〇7\91108323.ptd 543191 五、發明說明（4) 因為可採用覆蓋性較差之高介雷盅八士供 薄，所以可獲得具備高容量電容的；導體=形成十分的 - ί t Γ本：：：半導體裝置中，隔間壁絕緣膜俜可從第 亡電極側壁下端起覆蓋至既定高度為止，《係了伙弟 错由此構造，不致產生漏電，且可 &電容的設計變成容易。所以 =Τ μ =橫跨複 連接複數電容。 」扪用弟一上電極輕易的 在本發明的半導體裝置中， 第二電容間所開設間隙的絕緣膜。、峰膜係埋藏第一與 產造，可將各電容予以分離，而使各個電容不致 在上述本發明的半導體裝置中， ^ 用=壁絕緣膜所分離的第一與第二；= =此構造，可輕易的連接複數電容的上可 自：▲展導通於電容之第二上電極上的外部配線配置等的 越之半導體裝置中，第-上電極寬度係形成 越在上方越狹乍的推拔狀。 ，由此構k，利用施行拖拔狀的蝕刻 :容間設置較照相製版最小寬度更狹窄寬度的空更隙在結 電容Γ將η電貝膜面積擴展至最大極限。故，可更加提高 極二：半導體裝置之製造方法，係製造具備有:下電 電性連接於半導體基板之雜質區域上，且上電極電性連 第8頁 C: \2D-OODE\9] -07\9J J08323 .ptd 543191 五、發明說明（5) 接於外部配線上 造方法中，係包 的絕緣層與此絕 驟；在下電極層 面形成第一上電 一上電極層施行 及第一上電極所 複數電 絕緣層 同時裸 藉由 介電質 介電質 質膜。 圖案化 蓋於電 裝置。 容量的 在本 電極的 上電極 精由 容。故 配置等 容基本型 上層並形 露出第一 此構造， 層，並由 膜的膜厚 此外，因 處理，因 容之中。 另外，藉 電容。 發明的半 步驟之後 層之步驟 此構造， ，可提昇 的自由度 之複數電容的半導體裝置之方法。在此製 含有：形成位於鄰接半導體基板上所形成 緣層上所設計插塞配線上的下電極層之步 上面形成介電質層的步驟；在介電質層1 極層的步驟；對下電極層、介電質層^第 圖案化處理，而形成由下電極、介^質膜 構成複數電容基本型的步驟；形成覆蓋著 間隙與第一上電極的絕緣層的步驟；去除 成隔開複數電容基本型的隔間壁絕緣膜 上電極的步驟。 、 在平坦且寬廣的下電極層上形成較寬廣的 此劃疋出各電谷基本型的介電質膜。因此 將不易產生變動’可獲得均勻厚度的介電 為由此平坦的寬廣累積層起，對電容施行 此可防止介電質膜厚度極端薄的處所被涵 結果可獲得具有漏電較少之電容的半導體 由採用高介電率的介電質材料，可獲得高 導體裝置之製造方法中，於裸露出 一 ，具備有形成位於鄰接第—上電極的第二 〇 上述第二上電極層可更容易的連接各電 電容之第二上電極層所連接的外部配線之 0
543191 111 ·_ι·__· I I 一丨丨 丨 - - ----- - - 五、發明說明（6) ~ 在本發明的半導體裝置之製造方法中，在形成下電極層 的步驟之後，且形成介電質層的步驟之前，具備有將下^ 極層予以平坦化的步驟。 譬如當為增加容量而將介電質膜厚度變為非常薄的情況 日^ ’下琶極廣的表面粗度便將形成問題。當表面粗趟户幸六 大的情況時，將存在有介電質膜局部變較薄之處所，:^ 生漏電的情況。藉由上述構造，因為利用對下電極層施，一 如C Μ P處理等平坦化處理’而可獲得平滑的下電極表面一 因此譬如即使介電質膜非常薄，亦不致有產生局部漏’ 處所。平坦化處理係利用CMP研磨等所進行處理。 、 在本發明的半導體裝置之製造方法中，在形成下带 = 具備有將此下電極層所形成的絕緣層予 藉由此構造，絕緣層的平坦性將變佳，且並 成平坦性佳的下電極層。因此，卽 ，、上面可形 行平坦化處理，亦可形成均勻膜厚的介電：：：：f層施 對上述絕緣層施行平坦化處理之 貝θ。但是，除 平坦化處理。 ，亦可施行下電極層的 在本發明的半導體裝置之製造方 型的圖案化夕驟中，第一上電極寬户^，於形成電容基本 上方越狹窄的推拔狀。 見又可圖案化處理成越往 藉由此構造，利用施行賦予推拔 郴電容間設計較照相製版最小语蝕刻處理，便可在相 果，因為介電質膜的面積可擴展狹小寬度的空隙。結 '取大極限，因此可更加 91108323.ptd 第10頁 543191 五、發明說明（7) 提高電容量。 【發明之實施形態】 其次，採用附圖針對本發明實施形態進行說明。 圖1所示為本發明實施形態之半導體裝置模式圖。在圖1 所不構造中，電容2 0係在層間絕緣膜2上排列複數個。各 電容20係具備有：連接於電容插塞配線3上的下電極“、其 上面的介電質膜5a、以及其上面的第一上電極“。各個電 容20利用層間絕緣膜12而被隔開。在 驗與各層間絕緣膜12上面，相鄰設置= 】 再者，電容插塞配線3係連接於半導體基板丨的雜質區 (源極/汲極）14上。位元線7亦利用位元線接觸窗8而連接 基板1的源極/汲極13上。在連接於電容插塞配線 極/〉及極14，肖連接於位元線接觸窗上的源極/沒極 =，通道區(未圖示）。鄰接此通道區域設有間絕 了M10。再者，在此閘絕緣膜1〇上，配置由阻障金屬声Μ 與閘極9a所構成的電晶體閘極9。 曰 接：二電：/:體構成記憶單元之情況時，記憶係儲存於連 ^到源極/汲極上的電容中。圖】所示電容2〇係在平面狀 ^査，上面，鄰接平板狀的介電質膜5a，然後再於其上 :接：二上電極6a。因此介電質膜便不致覆蓋著如角落之 = 的部分。結果即使形成覆蓋性較差的介電質膜 介電質膜之情況時’亦可獲得均勾膜厚的 >43191
543191
543191 五、發明說明（ίο) 5a 介電質膜 6 第一上電極層 6 a 第一上電極 6 b 上電極層 8 位元線接觸窗 9 電晶體閘極 9 a 閘極 9 b 阻障金属層 10 閘絕緣膜 12 層間絕緣膜 13 源極/汲極 19 電容基本型 20 電容 102 絕緣膜 103 接觸窗插塞 104 下電極層 1 0 4 a儲存結點 105 介電質膜 106 上電極用導電膜 107 位元線 108 位元線接觸窗 109 電晶體閘極 1 0 9 a金屬層 109b 阻障金屬層
C:\2D-CODE\91-07\91108323.ptd 第14頁 543191 五、發明說明（11) 110 閘絕緣膜 113 雜質區域 114 雜質區域 第15頁 C:\2D-CODE\91-07\91108323.ptd 543191 圖式簡單說明 "〜 圖1為本發明實施形態中，具備電容之半導體裝置的示 意圖。 不 圖2為製造本發明半導體裝置的電容部分之際，在下電 極層上形成介電質層之階段的剖視圖。 圖3為對圖2的狀態，形成第一上電極層之階段的剖視 圖。 圖4為對圖3的狀態施行圖案化處理，而形成電容基本$ 之階段的剖視圖。 圖5為對圖4的狀態形成隔間壁絕緣膜，並對此隔間壁^ 緣膜施行蝕刻或CMP處理，而裸露出第一電極之階段的剖 視圖。 圖6為對圖5的狀態形成第二電極層之階段的剖視圖。 圖7為製造習知半導體裝置之電容部分之際，在層間絕 緣膜上面形成下電極層之階段的剖視圖。 圖8為對圖7狀態的下電極層施行蝕刻處理，而形成下電 極之階段的剖視圖。 圖9為對圖8狀態形成介電質膜並施行圖案化處理之階段 的剖視圖。 圖1 0為對圖9狀態形成上電極層之階段的剖視圖。 圖11為具備習知電容之半導體裝置的示意圖。

Claims (1)

  1. 543191 ~、申請專利範圍 1 · 一種半 連接於半導 部配線上之 上述第一 鄰接於上 通過絕緣層 鄰接於上 面周圍壁面 鄰接上述 鄰接第一 其中， 上述半導 有鄰接上述 壁的隔間壁 上述第二 面〇 2 ·如申請 壁絕緣膜係 為止。 3.如申請 壁絕緣膜係 之絕緣膜。 4·如申請 上電極係橫 導體裝置，係具備有：各自的下電極分別 體基板雜質區域上，且上電極則電性連 相鄰接第一與第二電容的半導體裝置；盆中 與第二電容係分別具備有· 述半導體基板（1)上所形成的絕緣層（2)上面盘 内之插基配線（3 )上面的下電極（4 a ); 述下電極上面，同時具有延續此下 的介電質膜（5a); 位周壁 介電質膜上面的第一上電極（6a);以及 上電極上面的第二上電極（6b); =裝置係更於上述第一與第二電容之間，具備 絶緣層（2 )上面，且覆蓋下電極與介 絕緣膜（12); 电貝胰1貝J 上電極（6b)係鄰接於上述隔間壁絕緣膜（丨2)上 =範圍第！項之半導體裝置，其中上述隔間 攸述第一上電極側壁下端起覆蓋至既定高度 2 Ϊ圍第乂項之半導體裝置，其中上述隔間 在上述弟一與第二電容之間所開設的間隙 2利範圍第1項之半導體裝置，其中上述第二 ~於利用隔間壁絕緣膜所分離的第—與第二電
    91108323.ptd
    543l9i
    、、申請專利範圍 容，並連續設置。 5#如申請專利範圍第1項之半導體裝置，其中上述第一 电極寬度係形成越往上方越狹窄的推拔狀。 泰t、種半導體裝置之製造方法，係製造具備有··下電極 於&連接农半導體基板之雜質區域上，且上電極電性連接 有·卜部配線上之複數電容的半導體裝置之製造方法；包含 此=ί Ϊ於鄰接上述半導體基板（1 )上所形成絕緣層（2)與 驟；巴、、曰上所设计插塞配線（3 )上面的下電極層（4 )之步 ^ f述下電極層上面形成介電質層（5)的步驟； f ;丨電貝層上面形成第一上電極層（6b)的步驟； n述下電極層、上述介電質層及上述第一上電極 (5a)及第一上電極(6a) 極(“）、介電質膜 形成覆蓋著上述複數電;本型的步驟； 之絕緣層⑴)的步驟；以；基本型間隙與上述第-上電極 去除上述絕緣層上層並 隔間壁絕緣膜（1 2 )，同時接七:幵V複數電容基本型的 步驟。 裸路出上述第一上電極（16a)的 7·如申請專利範圍第6項 中於裸露出上述第一上雷1之+導體裝置之製造方法，其 鄰接上述第一上電極的第°的步驟之後，具備有形成位於 K如申請專利範圍第6項^上4電極層（6b)之步驟。 員之半導體裝置之製造方法，其
    _ 91108323.ptd
    第18頁 543191 六、申請專利範圍 中在形成上述下電極層的步驟之後，且形成上述介電質層 的步驟之前，具備有將上述下電極層予以平坦化的步驟。 9.如申請專利範圍第6項之半導體裝置之製造方法，其 中在形成上述下電極層的步驟之前，具備有將此下電極層 所形成的上述絕緣層予以平坦化的步驟。 1 0.如申請專利範圍第6項之半導體裝置之製造方法，其 中在形成上述電容基本型的圖案化步驟中，上述第一上電 極寬度係以形成越往上方越狹窄的推拔狀之方式施行圖案 化處理。
    C:\2D-C0DE\91-07\91108323.ptd 第19頁
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