KR20000041396A - 메모리소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 베리어메탈의 산화로 인한 커패시터의 열화를 방지하는 확산방지막을 형성함에 있어, 열안정성이 우수하고 고집적 소자에서 그 프로파일을 얻기가 용이한 확산방지막을 형성하는 메모리소자의 커패시터 제조방법을 제공하고자 하는 것으로서, 증착과 식각을 동시에 진행하며, 우수한 스텝커버리지 및 평탄화 특성이 있는 HDP CVD 절연막을 확산방지막으로 사용하면, 베리어메탈 및 글루층의 산화를 방지할 수 있는 400℃ 이하에서 완벽한 갭필(gap fill) 특성을 얻을 수 있고, 이후 예컨대 BOE와 같은 용액에서 습식식각을 실시하면 베리어메탈 및 글루층이 BST 증착 및 어닐공정시 산화되는 것을 방지할 수 있게 된다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 BST 박막, 즉 (Ba,Sr)TiO3를 유전체로 사용하는 고집적 메모리 소자의 커패시터(capacitor) 제조방법에 관한 것이다.
현재 반도체 메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어 진다. 다이나믹램은 1개의 트랜지스터(transistor)와 1개의 커패시터(capacitor)로 1개의 단위 셀(cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다.
고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 이미 256Mb(mega bit) DRAM의 개발이 이루어졌고 1Gb(giga bit) 및 4Gb에 대한 연구가 진행되고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 256Mb의 경우 0.5 μm2 이고, 셀의 기본 구성요소중의 하나인 커패시터의 면적은 0.3 μm2 이하로 작아져야 한다. 이러한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다. 즉, 64Mb 또는 256Mb DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4등을 사용하여 커패시터를 제조할 경우 필요한 커패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 커패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다. 이러한 이유로 커패시터를 평탄한 형태로는 이용할 수 없음으로 단면적을 다른 방법으로 늘려야 한다.
단면적을 늘이기 위해서, 즉 커패시터의 스토리지노드 표면적을 증가시키기 위해서 사용되는 기술은, 스택 커패시터구조 또는 트렌치형 커패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된바 있다. 그러나, 256Mb급 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 커패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 커패시터의 단면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다. 그러므로 커패시터를 3차원적 입체구조로 형성하여서 커패시터의 단면적을 증가시켜 저장정전용량을 충족시키는 방법은 1Gb급 이상의 DRAM에 적용시키기에는 매우 어렵다.
이와 같은 문제점을 해결하기 위해서, 종래에는 SiO2/Si3N4계를 대체할 목적으로 Ta2O5유전박막에 대한 연구가 진행되었지만, 커패시턴스가 SiO2/Si3N4계에 비해서 2-3배에 지나지 않아서 이를 DRAM에 적용하기 위해서는 유전박막의 두께를 줄여야 하는데, 이로 인하여 누설 전류가 증가되는 등 Ta2O5유전박막을 실용화하기에는 많은 문제점이 따른다.
이와 같은 이유로 1Gb DRAM용 커패시터는 기존의 재료로는 공정개발에 어려움이 있음으로 고유전율의 박막이 필요하다. 이러한 고유전율의 박막은 커패시터의 모양도 평탄하게 만들 수 있어서 제조 공정을 단순화시킬 수 있게 한다. 한편, 이러한 고유전율 재료로서 현재 BST 고유전박막, 즉 (Ba,Sr)TiO3가 많이 연구되어 지고 있다. BST 박막은 저장정전용량이 SiO2/Si3N4계에 비해 수십 배나 크고 SrTiO3의 구조 및 열적 안정성과 BaTiO3의 우수한 전기적 특성을 공유하여 1Gb 이상의 DRAM에 적용하기에 적합한 재료이다.
도1은 BST박막을 유전체로 사용하는 종래기술에 따른 커패시터의 구조가 개략적으로 도시되어 있다. 도1을 참조하면, 전도층(101) 상의 절연층(102)이 식각되어 형성된 콘택홀 내에는 폴리실리콘 플러그(103)가 형성되어 있고, 상기 폴리실리콘 플러그(103) 상에는 접착력 향상을 위한 글루층(glue layer)(104)이 형성되며, 이 글루층(104) 상에 베리어메탈층(105) 및 하부전극층(106)이 적층 패턴되어 있다. 그리고, 이 패턴들의 측벽에는 확산방지막으로서 스페이서산화막(107)이 형성되는 바, 이 스페이서산화막(107)은 후속 공정인 BST의 고온 증착 및 어닐 공정시 노출된 글루층(104)과 베리어메탈층(105)의 측벽이 산화되므로써, 정전용량이 감소되는 것을 방지하기 위한 것이다. 스페이서산화막이 형성된 다음에, BZT 박막(106)과 상부전극(109)이 형성되게 된다.
그런데, 스페이서 형성시 스페이서용 산화막 증착의 온도가 비교적 높고, 통상 SiH4소스를 이용한 플라즈마화학기상증착(PECVD) 방법으로 증착되기 때문에 스텝커버리지(step coverage)가 열악하여, 확산방지를 위한 프로파일(profile)을 얻기 힘들다.
또한 최근에는 미국의 디바이스 업체에서 금속확산방지막을 실리콘 플러그 내에 매립하여, TiN의 화학기계적연마(CMP)에 의해 고유전체 캐패시터의 스토리지노드를 형성하고자하는 시도가 계속되고 있지만, 메탈 CMP의 문제점과 디자인룰(design rule)의 감소에 따라 수반되는 플러그 대 스토리지노드의 미스얼라인(misalign) 등의 문제로 쉽게 이 문제를 해결하지 못하고 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 베리어메탈의 산화로 인한 커패시터의 열화를 방지하는 확산방지막을 형성함에 있어, 열안정성이 우수하고 고집적 소자에서 그 프로파일을 얻기가 용이한 확산방지막을 형성하는 메모리소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도1은 BST박막을 유전체로 사용하는 종래기술에 따른 커패시터의 구조가 개략적으로 도시된 단면도,
도2a 내지 도2g는 본 발명의 일실시예에 따른 커패시터 제조방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
201 : 전도층 202 : 층간절연막
203 : 플러그용 폴리실리콘막 204 : 글루층
205 : 베리어메탈층 206 : 하부전극층
207 : HDP CVD 절연막 208 : BST 유전체
209 : 상부전극
상기 목적을 달성하기 위한 본 발명은, 메모리소자의 커패시터 제조방법에 있어서, 수직배선을 위한 콘택 플러그를 형성하는 단계; 상기 플러그 상에 베리어메탈층을 형성하는 단계; 상기 베리어메탈층 상에 하부전극층을 형성하는 단계; 상기 하부전극층과 상기 베리어메탈을 식각하여 하부전극 패턴을 형성하는 단계; 상기 하부전극이 형성된 기판 전면에 고밀도 플라즈마 화학기상증착(high density plasma CVD, 이하 "HDP CVD") 법으로 절연막을 증착하는 단계; 적어도 상기 베리어메탈의 측벽이 덮이도록 상기 절연막을 습식식각하는 단계; 및 유전체 및 상부전극을 적층하는 단계를 포함하여 이루어진다.
일반적으로 SiH4를 소오스로하는 PECVD 산화막은 증착온도가 높고, 등각성(conformality)이 나쁜 특징이 있어, 스페이서를 형성하는 온도를 낮추는 기술이 필요하다. 따라서, 증착과 식각을 동시에 진행하며, 우수한 스텝커버리지 및 평탄화 특성이 있는 HDP CVD 절연막을 사용하면, 베리어메탈 및 글루층의 산화를 방지할 수 있는 400℃ 이하에서 완벽한 갭필(gap fill) 특성을 얻을 수 있다. 이후 예컨대 BOE와 같은 용액에서 습식식각을 실시하면 베리어메탈 및 글루층이 BST 증착 및 어닐공정시 산화되는 것을 방지할 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2g는 본 발명의 일실시예에 따른 커패시터 제조방법을 나타내는 공정 단면도이다.
먼저, 도2a를 참조하면, 커패시터의 하부전극이 콘택될 전도층(201) 상의 절연막(202)을 식각하여 콘택홀을 형성한다. 전도층은 DRAM의 경우 실리콘기판의 소스 또는 드레인확산영역이 될 것이다. 이어서, 콘택홀이 형성된 기판 상부에 화학기상증착법(CVD)으로 500∼3000Å 두께의 도핑된 폴리실리콘막(203)을 증착한다.
이어서, 도2b를 참조하면, 콘택홀 내에만 폴리실리콘이 남아있고 나머지 부분에서는 완전히 제거되도록 화학적기계적연마(CMP)를 실시하여 폴리실리콘(203) 플러그를 형성한다. CMP 이외의 에치백(etch back) 공정을 사용하여 폴리실리콘 플러그를 형성하는 것도 가능하다.
이어서, 도2c를 참조하면, 접착력 항상을 위한 글루층(204), 베리어메탈층(205) 및 하부전극(206)을 연속하여 증착한다. 베리어메탈(205)은 TiSiN, TiAlN, TaSiN, TaAlN 등을 물질적증착(PVD) 또는 CVD 증착에 의해 증착 가능하고, 이에 대한 글루층(204)으로는 Ti를 적용할 수 있다. 또한 전극 재료로는 노블메탈(noble metal)을 사용하는바 통상 백금(Pt) 또는 이리듐(Ir)을 사용한다. 글루층은 베리어메탈 및 플러그 물질의 종류에 따라 생략 가능하다.
이어서, 도2d를 참조하면, 마스크 및 식각 공정을 실시하여 하부전극층(206)/베리어메탈층(205)/글루층(204)이 적층된 패턴을 형성한다.
이어서, 도2e를 참조하면, 측벽에 노출되어 있는 베리어메탈층(205)과 글루층(204)이 산화분위기에 노출되는 것을 방지하기 위하여, 갭필(gap fill) 능력이 우수한 HDP CVD 법을 이용하여 산화막(SiO2) 또는 질화막(Si3N4)과 같은 절연막(207)을 표면이 평탄화되도록 충분한 두께로 증착한다.
이어서, 도2f를 참조하면, 베리어메탈층(205)과 글루층(204)을 보호하기 위한 확산방지층을 형성하기 위하여, 즉 필요한 부분의 잔류 절연막을 남기기 위하여 절연막(207)을 습식(wet) 식각한다. 습식식각제는 BOE(buffer oxide etchant) 용액을 사용 가능하다.
도2g는 전체 기판 상부에 300∼1000Å 두께의 BST 등의 고유전체막(208)을 증착한후 500∼2000Å두께의 상부전극층(209)을 화학기상증착법으로 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 열안정성이 우수하고, 베리어메탈의 산화를 방지하여 전기적으로 신뢰성이 높고, 높은 정전용량값을 갖는 캐패시터를 제조할 수 있는 탁월한 효과를 갖는다.
Claims (5)
- 메모리소자의 커패시터 제조방법에 있어서,수직배선을 위한 콘택 플러그를 형성하는 단계;상기 플러그 상에 베리어메탈층을 형성하는 단계;상기 베리어메탈층 상에 하부전극층을 형성하는 단계;상기 하부전극층과 상기 베리어메탈을 식각하여 하부전극 패턴을 형성하는 단계;상기 하부전극이 형성된 기판 전면에 고밀도 플라즈마 화학기상증착법으로 절연막을 증착하는 단계;적어도 상기 베리어메탈의 측벽이 덮이도록 상기 절연막을 습식식각하는 단계; 및BST 유전체 및 상부전극을 적층하는 단계를 포함하여 이루어진 커패시터 제조방법.
- 제1항에 있어서,상기 절연막은 그 표면이 평탄화될 정도의 두께로 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제1항 또는 제2항에 있어서,상기 절연막은 산화막 또는 질화막임을 특징으로 하는 커패시터 제조방법.
- 제3항에 있어서,상기 절연막의 습식 식각은 BOE 용액에서 이루어짐을 특징으로 하는 커패시터 제조방법.
- 제1항에 있어서,상기 베리어메탈은 TiSiN, TiAlN, TaSiN, TaAlN중 어느하나임을 특징으로 하는 커패시터 제조방법.
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| KR1019980057255A KR20000041396A (ko) | 1998-12-22 | 1998-12-22 | 메모리소자의 커패시터 제조방법 |
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| KR1019980057255A KR20000041396A (ko) | 1998-12-22 | 1998-12-22 | 메모리소자의 커패시터 제조방법 |
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ID=19564636
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| KR1019980057255A KR20000041396A (ko) | 1998-12-22 | 1998-12-22 | 메모리소자의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000041396A (ko) |
-
1998
- 1998-12-22 KR KR1019980057255A patent/KR20000041396A/ko not_active Application Discontinuation
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