KR100358069B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, BST 유전체막을 이용한 스택(Stack) 구조 캐패시터에서 하부전극의 유효 표면적을 확보하기 어렵고 캐패시터 플러그와 하부전극 간에 오정렬(Misalign)이 발생하는 문제점을 해결하기 위하여, 접촉층 및 확산 방지막은 플러그용 제 1 콘택홀 내에 플러그 형태로 형성하고, 산화막을 이용하여 제 2 콘택홀을 형성하고 하부전극 물질을 증착한 후 산화막을 제거하여 하부전극을 형성하므로써, 식각이 용이하지 않은 하부전극 식각 공정을 생략할 수 있어 하부전극의 유효 표면적을 증대시킬 수 있고, 금속/산소 확산 방지막과 유전체막이 직접적으로 접촉되는 것을 방지할 수 있어 유전체막 형성시의 산소확산을 방지할 수 있어 캐패시터의 전기적 특성을 개선할 수 있도록 한 반도체 소자의 캐패시터 제조방법이 개시된다.

Description

반도체 소자의 캐패시터 제조방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 DRAM에서의 소프트 에러를 방지하고 안정된 동작을 유지하며 누설전류 특성이 우수한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 제조기술은 트랜지스터와 캐패시터의 성능향상을 위한 연구가 필수적이다. 특히 DRAM에서 소프트 에러를 방지하고 안정된 동작을 유지하기 위해서는 단위 셀당 25fF 이상의 정전용량이 필요하고, 누설전류도 충분히 낮아야 한다. 그러나 기존의 Si3N4/SiO2(NO)나 Ta2O5와 같은 유전체는 유전율이 충분하지 않으므로, 기가(Giga) DRAM 시대의 고유전 상수 캐패시터로서 SrTiO3과 (Ba, Sr)TiO3(Barium Strontium Titanate; 이하 'BST'라 함)와 같은 고유전체의 연구가 활발히 진행되고 있으며, 이와 병행하여 저장 노드에 대한 하부전극의 연구도 활발히 진행되고 있다.
이러한 고유전율 SrTiO3및 BST 등과 같은 고유전율 박막을 사용한 종래의 캐패시터 형성 방법을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 제 1 방법에 의한 반도체 소자의 캐패시터 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도시된 바와 같이, 하부구조가 형성된 기판(11) 상에 제 1 층간 절연막(12) 및 제 2 층간 절연막(13)을 순차적으로 형성한다. 이후, 기판(11)과 캐패시터의 수직 배선을 위하여 제 2 및 제 1 층간 절연막(13, 12)의 선택된 영역을 식각하여 콘택홀을 형성한 후 폴리실리콘으로 매립하고 평탄화하여 캐패시터 플러그(14)를 형성한다. 다음에, 전체구조 상에 접촉층(15) 및 확산 방지막(16)을 형성하고, 확산 방지막(16) 상에 하부전극 물질을 형성한 후, 하부전극 물질, 확산 방지막(16) 및 접촉층(15)을 패터닝하여 하부전극(17)을 완성한다. 이후, 전체구조 상에 BST를 이용한 유전체막(18) 및 상부전극(19)을 형성하여 캐패시터 제조를 완료한다.
그런데 이와 샅은 캐패시터 제조방법은 반도체 소자의 디자인 룰(Design Rule)이 작아짐에 따라 하부전극(17)의 일정 높이에서 80°이상의 각도를 유지해야 하나 식각의 어려움으로 인하여 일정높이 이상 사용하기 어려운 문제점이 있다. 또한, 유전체막(18) 형성시 하부전극 측면의 접촉층(15) 및 확산 방지막(16)이 노출되는 문제점이 있다.
도 2는 종래의 제 2 방법에 의한 반도체 소자의 캐패시터 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도시된 바와 같이, 하부구조가 형성된 기판(21) 상에 제 1 층간 절연막(22) 및 제 2 층간 절연막(23)을 순차적으로 형성한 후, 기판(11)과 캐패시터의 수직 배선을 위하여 제 2 및 제 1 층간 절연막(23, 22)의 선택된 영역을 식각하여 콘택홀을 형성한다. 이후, 콘택홀 내부가 일정 깊이만큼 매립되도록 폴리실리콘층을 형성한 후 폴리실리콘층 상에 접촉층(25) 및 확산 방지막(26)을 형성한 다음 평탄화한다. 이로 인하여, 콘택홀 내부는 폴리실리콘층에 의한 캐패시터 플러그(24) 및 캐패시터 플러그(24) 상에 형성된 접촉층(25) 및 확산 방지막(26)에 의해 매립되게 된다. 다음에, 전체구조 상에 하부전극 물질을 형성하고 패터닝하여 하부전극(27)을 형성한 후, 전체구조 상에 BST를 이용한 유전체막(28) 및 상부전극을 형성하므로써 캐패시터 제조를 완료한다.
이와 같이, 종래의 제 2 방법에 의한 캐패시터 제조방법에서는 유전체막(28) 형성시 접촉층(25)과 금속/산소 확산 방지막(26)이 노출되는 것을 방지하기 위하여, 접촉층(25) 및 확산 방지막(26)이 콘택홀 내부에만 위치하도록 플러그 형태로 형성시키는 시도가 이루어지고 있다. 그러나 하부전극 마스크와 콘택 마스크 간의 정렬 오차를 피할 수 없고, 이로 인하여 확산 방지막 플러그가 노출되어 BST 유전체막 형성 후 누설전류 특성이 열화되는 문제점이 있다.
따라서, 본 발명은 BST를 이용한 스택형 캐패시터 제조시의 난점인 하부전극 식각 공정을 생략하면서 하부전극을 원하는 높이로 형성할 수 있고, 이에 따라 하부전극 식각시 발생할 수 있는 캐패시터 플러그와 하부전극 간의 정렬오차를 방지할 수 있으며, 금속/산소 확산 방지막과 유전체막이 직접 접촉되는 것을 방지하여 유전체막 형성시의 산소 확산을 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 하부구조가 형성된 기판 상에 제 1 층간 절연막을 형성하고 캐패시터가 형성될 부분의 제 1 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 포함하는 전체구조 상에 폴리실리콘층을 형성하고 식각하는 단계; 상기 폴리실리콘층 상에 접착층 및 확산 방지막을 순차적으로 형성하고 평탄화하여 상기 제 1 콘택홀을 매립하는 단계; 상기 확산 방지막이 형성된 전체구조 상에 제 2 층간 절연막 및 O3-PSG막을 순차적으로 형성한 후 상기 O3-PSG막 및 제 2 층간 절연막의 선택된 영역을 제거하여 제 2 콘택홀을 형성하는 단계; 상기 제 2 콘택홀이 형성된 전체구조 상에 하부전극 물질을 형성하고 상기 O3-PSG막 상의 하부전극 물질을 제거한 다음, O3-PSG막을 제거하며, 이로 인하여 하부전극이 완성되는 단계; 및 상기 하부전극이 형성된 전체구조 상에 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래의 제 1 방법에 의한 반도체 소자의 캐패시터 제조방법을 설명하기 위해 도시한 소자의 단면도.
도 2는 종래의 제 2 방법에 의한 반도체 소자의 캐패시터 제조방법을 설명하기 위해 도시한 소자의 단면도.
도 3a 내지 3g는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
31 : 기판 32 : 제 1 층간 절연막
33 : 폴리실리콘층 34 : 접착층
35 : 확산 방지막 36 : 제 2 층간 절연막
37 : O3-PSG막 38 : 하부전극
39 : 유전체막 40 : 상부전극
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3a 내지 3g는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3a에 도시된 바와 같이, 하부구조가 형성된 기판(31) 상에 제 1 층간 절연막(32)을 형성하고 캐패시터가 형성될 부분의 제 1 층간 절연막(32)에 기판(31)과 캐패시터의 수직 배선을 위한 제 1 콘택홀을 형성한다. 이후, 폴리실리콘층(33)을 형성하고 전면식각한다. 여기에서, 폴리실리콘층(33)은 500 내지 5000Å의 두께로 형성한 후, 전면식각하여 제 1 콘택홀 경계면에서 안쪽으로 500 내지 3000Å까지 잔류되도록 하거나, 선택적 폴리실리콘을 원하는 높이까지 증착한다.
도 3b에 도시된 바와 같이, 폴리실리콘층(33) 상에 접착층(34)을 형성한다. 접착층은 전체구조 상에 티타늄 또는 탄탈륨을 증착한 후, 소자가 오믹(Ohmic) 특성을 갖도록 하기 위하여 열처리하여 티타늄 실리사이드막 또는 탄탈륨 실리사이드막을 형성한 후, 미반응 티타늄 또는 미반응 탄탈륨을 제거하므로써 형성된다. 여기에서, 티타늄 또는 탄탈륨은 스퍼터링 또는 화학기상증착법을 이용하여 200 내지 2000Å의 두께로 형성하며, 열처리 공정은 급속 열 질화 처리(Rapid Thermal Nitridation; RTN)로 550 내지 950℃의 온도에서 30 내지 120초 동안 실시한다.
도 3c에 도시된 바와 같이, 전체구조 상에 확산 방지막(35)을 형성하고 평탄화하고, 전체구조 상에 제 2 층간 절연막(36) 및 O3-PSG막(37)을 순차적으로 형성한다. 여기에서, 확산 방지막(35)은 스퍼터링 또는 화학기상증착 방법으로 티타늄 알루미늄 나이트라이드(TiAlN), 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN) 및 티타늄 실리나이트라이드(TiSiN) 중 어느 하나를 200 내지 7000Å의 두께로 증착하여 형성하며, 평탄화 공정은 화학적 기계적 연마공정을 이용하여 실시한다. 또한, 제 2 층간 절연막(36)은 200 내지 2000Å의 두께로 형성하고 O3-PSG막(27)은 200 내지 7000Å의 두께로 형성한다.
도 3d에 도시된 바와 같이, 마스크를 이용한 사진 및 식각 공정을 실시하여 캐패시터가 형성될 부분의 O3-PSG막(37) 및 제 2 층간 절연막(36)을 제거하여 제 2 콘택홀을 형성한다.
도 3e에 도시된 바와 같이, 제 2 콘택홀이 형성된 전체구조 상에 하부전극 물질을 형성하고 O3-PSG막(37) 상의 하부전극 물질을 제거한 다음, O3-PSG막(37)을 제거하므로써, 하부전극(38)이 완성된다. 여기에서, 하부전극 물질로는 플래티늄(Pt), 루테늄(Ru) 및 이리디움(Ir) 중 어느 하나를 이용하여 형성한다. 특히, 플래티늄(Pt)을 이용하는 경우에는 MeCpPtMe3(Methylcylopentadienyl trimethylplatinum; [(Ch3)3(Ch3C5H4)Pt]) 반응 원료 또는 (EtCP)PtMe3(Ethyl-Cyclopentadienyl-Pt-Triethyl; (C2H5C5H4)2) 반응 원료를 사용하여 250 내지 550℃의 온도 조건, 0.1 내지 5Torr의 압력 조건, Ar, O2, H2를 0 내지 500sccm으로 공급하는 조건에서 화학기상증착법을 이용하여 100 내지 2000Å의 두께로 증착하여 형성한다. 또한, 루비듐(Ru)을 이용할 경우에는 Ru(EtCP2)(EisEthyl-Cyclopentadienyl-Ru; Ru(C2H5C5H4)2) 또는 Ru(DPM)3(Ru-tridepivaloymethane; Ru(C11H19O2)3) 또는 Ru-3(Tris(2,4Octanedionato)-Ru; Ru(C8H13O2)3)를 반응원료로 사용한다. 그리고 O3-PSG막(37) 상의 하부전극 물질을 제거할 때에는 전면 식각 또는화학적 기계적 연마(CMP) 방법을 사용한다.
도 3f에 도시된 바와 같이, 하부전극(38)이 형성된 전체구조 상에 유전체막(39)을 형성하고, 도 3g에 도시된 바와 같이, 유전체막(39) 상에 상부전극(40)을 형성하여 캐패시터의 제조가 완료된다.
여기에서, 유전체막(39)은 300 내지 750℃의 온도에서 BST 또는 SrTiO3고유전율 박막을 100 내지 1000Å의 두께로 증착하여 형성하거나, 300 내지 550℃의 온도에서 BST를 100 내지 1000Å의 두께로 증착하고 후속 열공정을 진행한 다음 300 내지 750℃의 온도에서 BST를 100 내지 1000Å의 두께로 증착하여 2중막으로 형성한다. 또한, 상부전극(40)은 화학기상증착법에 의해 500 내지 2000Å의 두께로 플래티늄(Pt), 이산화 루테늄(RuO2) 및 이산화 이리디움(IrO2) 중 어느 하나를 증착한 후 기판 전체를 관상 열처리에 의해 300 내지 750℃의 온도 조건 및 질소 분위기에서 10 내지 60분 동안 열처리하므로써 형성된다. 그리고, 유전체막(39) 및 상부 전극(40)을 형성한 후에는 후속 열처리 공정으로, 각각 300 내지 750℃의 온도 조건 및 질소/산소 분위기에서 10 내지 240초 동안 급속 열처리(RTP)한다.
이상에서 설명한 캐패시터 제조방법은 스택 구조 캐패시터의 특성을 개선하기 위하여 하부구조를 형성하고 제 1 콘택홀을 형성한 다음, 폴리실리콘층을 형성하고, 제 1 콘택홀 내에 접촉층을 형성한 후 확산 방지층을 형성한다. 이후, 제 2 콘택홀을 형성하고 하부전극을 증착한 후 절연막을 제거하여 스택 구조의 하부전극을 형성한다. 그리고, BST와 같은 고유전 박막과 상부전극을 형성하므로써 캐패시터의 제조를 완성한다. 이와 같은 방법에 의해 스택 구조 캐패시터 제조시 식각이 용이하지 않은 하부전극의 식각 공정을 생략할 수 있어, 하부전극을 원하는 높이만큼 형성하여 캐패시터 저장 노드의 유효 표면적을 증대시킬 수 있고, 하부전극 식각시 발생할 수 있는 캐패시터 플러그와 하부전극 간의 오정렬(Misalign)을 방지할 수 있고, 금속/산소 확산 방지막과 BST 유전체막의 직접적인 접촉을 피할 수 있어 BST 박막 증착시의 산소 확산을 방지할 수 있어 캐패시터의 전기적 특성을 개선할 수 있다.
상술한 바와 같이 본 발명은 접촉층 및 확산 방지막은 플러그용 제 1 콘택홀 내에 플러그 형태로 형성하고, 산화막을 이용하여 제 2 콘택홀을 형성하고 하부전극 물질을 증착한 후 산화막을 제거하여 하부전극을 형성하므로써, 식각공정이 용이하지 않은 하부전극 식각 공정을 생략할 수 있어 하부전극의 유효 표면적을 증대시킬 수 있고, 하부전극 식각시 발생할 수 있는 캐패시터 플러그와 하부전극 간의 오정렬(Misalign)을 방지할 수 있고, 금속/산소 확산 방지막과 BST 유전체막의 직접적인 접촉을 피할 수 있어 BST 박막 증착시의 산소 확산을 방지할 수 있어 캐패시터의 전기적 특성을 개선할 수 있는 효과가 있다.

Claims (9)

  1. 하부구조가 형성된 기판 상에 제 1 층간 절연막을 형성하고 캐패시터가 형성될 부분의 제 1 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀을 포함하는 전체구조 상에 폴리실리콘층을 형성하고 식각하는 단계;
    상기 폴리실리콘층 상에 접착층 및 확산 방지막을 순차적으로 형성하고 평탄화하여 상기 제 1 콘택홀을 매립하는 단계;
    상기 확산 방지막이 형성된 전체구조 상에 제 2 층간 절연막 및 O3-PSG막을 순차적으로 형성한 후 상기 O3-PSG막 및 제 2 층간 절연막의 선택된 영역을 제거하여 제 2 콘택홀을 형성하는 단계;
    상기 제 2 콘택홀이 형성된 전체구조 상에 하부전극 물질을 형성하고 상기 O3-PSG막 상의 하부전극 물질을 제거한 다음, O3-PSG막을 제거하며, 이로 인하여 하부전극이 완성되는 단계; 및
    상기 하부전극이 형성된 전체구조 상에 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘층은 500 내지 5000Å의 두께로 형성한 후, 전면식각하여 제 1 콘택홀 경계면에서 안쪽으로 500 내지 3000Å까지 잔류되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 확산 방지막은 스퍼터링 또는 화학기상증착 방법으로 티타늄 알루미늄 나이트라이드, 탄탈륨 나이트라이드, 티타늄 나이트라이드 및 티타늄 실리나이트라이드 중 어느 하나를 200 내지 7000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 층간 절연막은 200 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 O3-PSG막은 200 내지 7000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 하부전극은 플래티늄, 루테늄 및 이리디움 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 유전체막은 300 내지 750℃의 온도에서 BST 또는 SrTiO3고유전율 박막을 100 내지 1000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 유전체막 형성 후 300 내지 750℃의 온도 조건 및 질소/산소 분위기에서 10 내지 240초 동안 급속 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 상부전극 형성 후 300 내지 750℃의 온도 조건 및 질소/산소 분위기에서 10 내지 240초 동안 급속 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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