CN109494222B - 半导体存储装置 - Google Patents

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Abstract

本发明公开一种半导体存储装置，包括半导体基底、栅极结构、第一间隙壁结构以及栅极连接结构。半导体基底包括存储单元区以及周围区。栅极结构设置于半导体基底上并位于周围区，栅极结构包括第一导电层以及栅极盖层。栅极盖层设置于第一导电层上，第一间隙壁结构设置于第一导电层的侧壁以及栅极盖层的侧壁上。栅极连接结构包括第一部与第二部。第一部贯穿栅极盖层而与第一导电层电连接。第二部与第一部相连，第二部设置于栅极盖层的上表面上，且第二部接触栅极盖层的上表面。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，尤其是涉及一种于周围区具有栅极结构的半导体存储装置。
背景技术
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。
存储单元的MOS晶体管结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计，故有时存储单元的MOS晶体管结构会与同一芯片上其他区域的晶体管结构不同，进而造成制作工艺上的复杂度提升。因此，如何有效地整合存储单元的MOS晶体管与其他区域中不同晶体管的制作工艺对于相关业界来说是非常重要的课题。
发明内容
本发明提供了一种半导体存储装置，使得与位于周围区的栅极结构电连接的栅极连接结构部分形成于栅极盖层的上表面上且接触栅极盖层的上表面，由此使得栅极连接结构可与位于周围区或/及存储单元区中的其他连接结构一并形成，进而达到制作工艺整合与制作工艺简化的效果。
本发明的一实施例提供一种半导体存储装置，包括一半导体基底、一栅极结构、一第一间隙壁结构以及一栅极连接结构。半导体基底包括一存储单元区以及一周围区。栅极结构设置于半导体基底上并位于周围区。栅极结构包括一第一导电层以及一栅极盖层，而栅极盖层设置于第一导电层上。第一间隙壁结构设置于第一导电层的侧壁以及栅极盖层的侧壁上。栅极连接结构包括一第一部与一第二部。第一部贯穿栅极盖层而与第一导电层电连接。第二部与第一部相连。第二部设置于栅极盖层的上表面上，且第二部接触栅极盖层的上表面。
附图说明
图1为本发明一实施例的半导体存储装置的示意图；
图2至图5为本发明一实施例的半导体存储装置的制作方法示意图，其中
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图。
主要元件符号说明
10 半导体基底
11 浅沟槽隔离
21 栅极介电层
22 第一介电层
30A 第一导电层
30B 第二导电层
31A 第一非金属导电层
31B 第二非金属导电层
32A 第一金属导电层
32B 第二金属导电层
40A 栅极盖层
40B 位线盖层
41 第二介电层
51 轻掺杂区
52 源极/漏极区
61 接触蚀刻停止层
62 层间介电层
71 栅极连接结构
71A 第一部
71B 第二部
72 源极/漏极连接结构
72A 第三部
72B 第四部
73 位线连接结构
73A 第五部
73B 第六部
91 平坦化制作工艺
100 半导体存储装置
BL 位线结构
F1 第一上表面
F2 第二上表面
F3 第三上表面
F4 第四上表面
F5 第五上表面
GS 栅极结构
R1 存储单元区
R2 周围区
S1 第一间隙壁
S2 第二间隙壁
SP1 第一间隙壁结构
SP2 第二间隙壁结构
Z 厚度方向
具体实施方式
请参阅图1。图1所绘示为本发明一实施例的半导体存储装置的示意图。如图1所示，本实施例提供一种半导体存储装置100，半导体存储装置100包括一半导体基底10、一栅极结构GS、一第一间隙壁结构SP1以及一栅极连接结构71。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或其他适合材料的半导体基底。半导体基底10可包括一存储单元区R1以及一周围区R2。换句话说，半导体基底10上可定义有存储单元区R1以及周围区R2。存储单元区R1中可用以形成多个存储单元(memory cell)，而周围区R2中可用以形成存储单元以外的其他元件，例如控制字符线或/及位线信号传递的晶体管，但并不以此为限。栅极结构GS设置于半导体基底10上并位于周围区R2。在一些实施例中，栅极结构GS可为位于周围区R2的晶体管或其他元件中的栅极结构。栅极结构GS包括一第一导电层30A以及一栅极盖层40A，而栅极盖层40A可于半导体基底10的厚度方向Z上设置于第一导电层30A上。第一导电层30A可为单层或多层的导电材料结构，例如在一些实施例中，第一导电层30A可包括一第一非金属导电层31A以及一第一金属导电层32A，且第一金属导电层32A可于半导体基底10的厚度方向Z上设置于第一非金属导电层31A上，但并不以此为限。在一些实施例中，第一导电层30A也可为单层的非金属或金属导电材料。上述的第一非金属导电层31A可包括非晶硅、多晶硅或其他适合的含硅导电材料，第一金属导电层32A可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而栅极盖层40A可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，但并不以此为限。此外，栅极结构GS与半导体基底10之间可设置一栅极介电层21例如氧化硅层，但并不以此为限。
第一间隙壁结构SP1设置于第一导电层30A的侧壁以及栅极盖层40A的侧壁上，而第一间隙壁结构SP1可包括单层或多层的间隙结构。举例来说，第一间隙壁结构SP1可包括一第一间隙壁S1以及一第二间隙壁S2，第一间隙壁S1可设置于第二间隙壁S2与栅极结构GS之间，而第一间隙壁S1与第二间隙壁S2可分别用于在半导体基底10中形成轻掺杂区51以及源极/漏极区52的掺杂制作工艺中，但并不以此为限。第一间隙壁S1与第二间隙壁S2可分别由不同的材料形成，例如第一间隙壁S1的材料可为氮化硅而第二间隙壁S2的材料可为氧化硅，但并不以此为限。
栅极连接结构71包括一第一部71A与一第二部71B。第一部71A贯穿栅极盖层40A而与第一导电层30A电连接。第二部71B与第一部71A相连。第二部71B设置于栅极盖层40A的上表面(例如图1中所示的第一上表面F1)上，且第二部71B接触栅极盖层40A的第一上表面F1。此外，形成于栅极盖层40A的侧壁上的第一间隙壁结构SP1可具有一第二上表面F2，而栅极盖层40A的第一上表面F1可与第一间隙壁结构SP1的第二上表面F2共平面，但并不以此为限。在一些实施例中，栅极连接结构71的第一部71A可被视为一导电插塞，而栅极连接结构71的第二部71B可被视为第零层金属(M0)，但并不以此为限。此外，在一些实施例中，栅极连接结构71的第一部71A与第二部71B可为相连的一体结构，且栅极连接结构71可由一阻障层(未绘示)以及一低电阻导电材料(未绘示)所形成。上述的阻障层可包括钛、氮化钛(TiN)或其他适合的阻障材料所组成的单层或多层阻障层结构，而上述的低电阻导电材料可包括铝、钨、铜或钛铝合金等，但并不以此为限。在本实施例的半导体存储装置100中，与周围区R2的栅极结构GS电连接的栅极连接结构71可部分形成于栅极盖层40A的第一上表面F1上且直接接触栅极盖层40A的第一上表面F1，由此使得栅极连接结构71可与位于周围区R2或/及存储单元区R1中的其他连接结构一并形成，进而达到制作工艺整合与制作工艺简化的效果。
如图1所示，在一些实施例中，半导体存储装置100可更包括源极/漏极区52、一层间介电层62以及一源极/漏极连接结构72。源极/漏极区52设置于半导体基底10中并位于栅极结构GS的一侧，而层间介电层62覆盖源极/漏极区52。源极/漏极连接结构72可包括一第三部72A以及一第四部72B。第三部72A可贯穿层间介电层62而与源极/漏极区52电连接。第四部72B与第三部72A相连。第四部72B设置于层间介电层62的上表面(例如图1中所示的第三上表面F3)上，且第四部72B接触层间介电层62的第三上表面F3。此外，在一些实施例中，层间介电层62的第三上表面F3可与栅极盖层40A的第一上表面F1共平面，而源极/漏极连接结构72可与栅极连接结构71通过同一制作工艺一并形成，但并不以此为限。换句话说，源极/漏极连接结构72的第三部72A与第四部72B可为相连的一体结构，源极/漏极连接结构72的第三部72A可被视为一导电插塞，而源极/漏极连接结构72的第四部72B可被视为第零层金属(M0)，但并不以此为限。此外，在一些实施例中，半导体存储装置100可还包括一接触蚀刻停止层61设置于层间介电层62与源极/漏极区52之间，而源极/漏极连接结构72的第三部72A可更贯穿接触蚀刻停止层61，用以与源极/漏极区52接触而形成电连接。接触蚀刻停止层61的材料可包括氮化硅或其它适合的绝缘材料，而层间介电层62可包括氧化硅或其它适合的绝缘材料。
如图1所示，在一些实施例中，半导体存储装置100可更包括一位线结构BL设置于半导体基底10上并位于存储单元区R1。位线结构BL可包括一第二导电层30B以及一位线盖层40B。位线盖层40B可于半导体基底10的厚度方向Z上设置于第二导电层30B上。第二导电层30B可为单层或多层的导电材料结构，例如在一些实施例中，第二导电层30B可包括一第二非金属导电层31B以及一第二金属导电层32B，且第二金属导电层32B可于半导体基底10的厚度方向Z上设置于第二非金属导电层31B上，但并不以此为限。在一些实施例中，第二导电层30B也可为单层的非金属或金属导电材料。上述的第二非金属导电层31B可包括非晶硅、多晶硅或其他适合的含硅导电材料，第二金属导电层32B可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而位线盖层40B可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，但并不以此为限。换句话说，位于存储单元区R1中的位线结构BL的第二导电层30B的组成可与位于周围区R2中的栅极结构GS的第一导电层30A的组成相同，但并不以此为限。
此外，位线结构BL与半导体基底10之间可设置一第一介电层22，第一介电层22可为单层或多层的介电材料堆叠结构例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)堆叠结构，但并不以此为限。在一些实施例中，半导体基底10中可形成有一浅沟槽隔离11，用以隔离存储单元区R1与周围区R2或/及于半导体基底10的存储单元区R1中定义出多个主动区(未绘示)，而第一介电层22可用以隔离位线结构BL与非对应的主动区，且位线结构BL可穿过第一介电层22而与对应的主动区电连接。位线结构BL中的第二非金属导电层31B可用以改善位线结构BL与对应的主动区的接触状况，而位线结构BL中的第二金属导电层32B可用以降低位线结构BL的整体电阻抗，但并不以此为限。在一些实施例中，位于存储单元区R1的第一介电层22的厚度可大于位于周围区R2的栅极介电层21的厚度，但位线盖层40B的上表面(例如图1中所示的第四上表面F4)可与栅极盖层40A的第一上表面F1共平面，但并不以此为限。此外，在一些实施例中，半导体存储装置100可还包括一第二间隙壁结构SP2设置于第二导电层30B的侧壁以及位线盖层40B的侧壁上，而位线盖层40B的第四上表面F4与第二间隙壁结构SP2的上表面(例如图1中所示的第五上表面F5)共平面，但并不以此为限。第二间隙壁结构SP2的材料可包括氮化硅或其他适合的绝缘材料。
如图1所示，在一些实施例中，半导体存储装置100可更包括一位线连接结构73。位线连接结构73可包括一第五部73A以及一第六部73B。第五部73A贯穿位线盖层40B而与第二导电层30B电连接。第六部73B与第五部73A相连。第六部73B设置于位线盖层40B的第四上表面F4上，且第六部73B接触位线盖层40B的第四上表面F4。在一些实施例中，栅极盖层40A的第一上表面F1、第一间隙壁结构SP1的第二上表面F2、层间介电层62的第三上表面F3、位线盖层40B的第四上表面F4以及第二间隙壁结构SP2的第五上表面F5可共平面，而位线连接结构73可与源极/漏极连接结构72以及栅极连接结构71通过相同制作工艺以及相同材料一并形成，但并不以此为限。换句话说，位线连接结构73的第五部73A与第六部73B可为相连的一体结构，位线连接结构73的第五部73A可被视为一导电插塞，而位线连接结构73的第六部73B可被视为第零层金属(M0)，但并不以此为限。此外，在一些实施例中，第一上表面F1、第二上表面F2、第三上表面F3、第四上表面F4以及第五上表面F5可分别为栅极盖层40A、第一间隙壁结构SP1、层间介电层62、位线盖层40B以及第二间隙壁结构SP2于半导体基底10的厚度方向Z上的最上(topmost)表面，但并不以此为限。
请参阅图1至图5。图2至图5所绘示为本发明一实施例的半导体存储装置的制作方法示意图，而图1可被视为绘示了图5之后的状况示意图。本实施例的半导体存储装置的制作方法可包括但并不限于下列步骤。首先，如图2所示，在半导体基底10的存储单元区R1上形成栅极介电层21，并于周围区R2上形成第一介电层22。接着，在半导体基底10的存储单元区R1上形成位线结构BL，并于周围区R2上形成栅极结构GS。在一些实施例中，位线结构BL可与栅极结构GS具有相似的组成而可以同一制作工艺一并形成，例如第一非金属导电层31A与第二非金属导电层31B可为相同材料，第一金属导电层32A与第二金属导电层32B可为相同材料，而栅极盖层40A与位线盖层40B可为相同材料，但并不以此为限。然后，在位线结构BL可与栅极结构GS上形成一第二介电层41，并对周围区R2的第二介电层41进行各向异性蚀刻而形成第一间隙壁S1。接着，可通过第一间隙壁S1当作掩模进行一掺杂制作工艺(例如离子注入制作工艺)而于半导体基底10中形成轻掺杂区51。在一些实施例中，第二介电层41可包括氮化硅或其他适合的介电材料。
之后，如图3所示，在第一间隙壁S1的侧壁上形成第二间隙壁S2，并通过第二间隙壁S2当作掩模进行另一掺杂制作工艺而于半导体基底10中形成源极/漏极区52。接着，如图3至图4所示，对存储单元区R1的第二介电层41进行各向异性蚀刻而形成第二间隙壁结构SP2，并形成接触蚀刻停止层61以及层间介电层62覆盖存储单元区R1以及周围区R2。然后，如图4至图5所示，在接触蚀刻停止层61以及层间介电层62形成之后，进行一平坦化制作工艺91，使得栅极盖层40A的第一上表面F1、第一间隙壁结构SP1的第二上表面F2、层间介电层62的第三上表面F3、位线盖层40B的第四上表面F4以及第二间隙壁结构SP2的第五上表面F5大体上共平面。平坦化制作工艺91可包括化学机械研磨(chemical mechanicalpolishing，CMP)制作工艺或其他适合的平坦化技术。接着，如图5与图1所示，在平坦化制作工艺91之后，分别形成栅极连接结构71、源极/漏极连接结构72以及位线连接结构73。在一些实施例中，可视需要于源极/漏极连接结构72形成之前，先于源极/漏极区52上形成金属硅化物层(未绘示)，并于金属硅化物层形成之后再形成源极/漏极连接结构72，但并不以此为限。由于栅极盖层40A的第一上表面F1、层间介电层62的第三上表面F3以及位线盖层40B的第四上表面F4可大体上共平面，故栅极连接结构71的第二部71B、源极/漏极连接结构72的第四部72B以及位线连接结构73的第六部73B可以同一制作工艺一并形成，由此达到制作工艺整合与制作工艺简化的效果。
综上所述，在本发明的半导体存储装置中，由于与位于周围区的栅极结构电连接的栅极连接结构可部分形成于栅极盖层的第一上表面上且接触栅极盖层的第一上表面，故栅极连接结构可与位于周围区的源极/漏极连接结构或/及位于存储单元区中位线连接结构通过同一制作工艺一并形成，由此可整合存储单元区与周围区的元件制作工艺并达到制作工艺简化的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (11)

1.一种半导体存储装置，包括：
半导体基底，包括存储单元区以及周围区；
栅极结构，设置于该半导体基底上并位于该周围区，该栅极结构包括：
第一导电层；以及
栅极盖层，设置于该第一导电层上；
第一间隙壁结构，设置于该第一导电层的侧壁以及该栅极盖层的侧壁上；以及
栅极连接结构，包括：
第一部，贯穿该栅极盖层而与该第一导电层电连接；以及
第二部，与该第一部相连，其中该第二部设置于该栅极盖层的上表面上，且该第二部直接接触该栅极盖层的该上表面。
2.如权利要求1所述的半导体存储装置，其中该栅极盖层的该上表面与该第一间隙壁结构的上表面共平面。
3.如权利要求1所述的半导体存储装置，还包括：
源极/漏极区，设置于该半导体基底中并位于该栅极结构的一侧；
层间介电层，覆盖该源极/漏极区；以及
源极/漏极连接结构，包括：
第三部，贯穿该层间介电层而与该源极/漏极区电连接；以及
第四部，与该第三部相连，其中该第四部设置于该层间介电层的上表面上，且该第四部接触该层间介电层的该上表面。
4.如权利要求3所述的半导体存储装置，其中该层间介电层的该上表面与该栅极盖层的该上表面共平面。
5.如权利要求3所述的半导体存储装置，还包括：
接触蚀刻停止层，设置于该层间介电层与该源极/漏极区之间，其中该源极/漏极连接结构的该第三部还贯穿该接触蚀刻停止层。
6.如权利要求1所述的半导体存储装置，其中该第一导电层包括第一非金属导电层以及第一金属导电层，且该第一金属导电层设置于该第一非金属导电层上。
7.如权利要求1所述的半导体存储装置，还包括：
位线结构，设置于该半导体基底上并位于该存储单元区，该位线结构包括：
第二导电层；以及
位线盖层，设置于该第二导电层上，其中该位线盖层的上表面与该栅极盖层的该上表面共平面。
8.如权利要求7所述的半导体存储装置，还包括：
第二间隙壁结构，设置于该第二导电层的侧壁以及该位线盖层的侧壁上，其中该位线盖层的该上表面与该第二间隙壁结构的上表面共平面。
9.如权利要求7所述的半导体存储装置，还包括：
位线连接结构，包括：
第五部，贯穿该位线盖层而与该第二导电层电连接；以及
第六部，与该第五部相连，其中该第六部设置于该位线盖层的该上表面上，且该第六部接触该位线盖层的该上表面。
10.如权利要求7所述的半导体存储装置，其中该第二导电层包括第二非金属导电层以及第二金属导电层，且该第二金属导电层设置于该第二非金属导电层上。
11.如权利要求7所述的半导体存储装置，其中该第二导电层的组成与该第一导电层的组成相同。
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