JPH07508137A - 集積半導体回路又はマイクロメカニズム部品の全面的平坦化方法及びこの方法で作られた装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積半導体回路又はマイクロメカニズム部品の全面的平坦化方法及びこの方法で 作られた装置この発明は、異なる高さレベルの大面積の領域と、高いレベルにあ る領域と低いレベルにある領域との間に平坦化されるべき段差を持つ集積半導体 回路又はマイクロメカニズム部品の全面平坦化方法及びこの方法で作られた装置 に関する。

半導体技術やマイクロメカニズム（センサを含む）の製造においては、部品の製 造工程において異なる高さレベルの比較的面積の大きい（〉１０００μｍ’）領 域が形成され、この領域間にある段差を平坦化しなければならないという問題が 生ずる。

このようなものの−例として、トランジスタやコンデンサのような個々の回路素 子をその形成後に互いに低抵抗に接続しなければならない集積半導体回路がある 。このような回路素子間接続は、一般には、全面にわたって金属層を析出した後 これをフォト技術により導体路に構成した一層或いは多層金属化パターンにより 行われる。！気的に信輔性のある金属化パターンには、下地が金属層を析出する 前にできるだけ高い平坦性を示す、即ち鋭いエッヂを持たず、かつ高さの差が使 用されるフォト技術の焦点深度内にあることが必要である。

特に第二の条件は集積回路の集積密度が益々上がる場合しばしば維持するのが困 難である。というのは、多くの場合平面寸法の縮小化は垂直方向の寸法の増大を 余儀無くするからである０例えばＤＲＡＭ半導体メモリにおいて集積密度を上げ るためにスタノクドーキヤバンク或いはスタックドーキャパシターアボーヴ−ピ ノトライン型のメモリセルを使用することが、例えば「米国電気電子学会論文集 ・ＥＤ風」第３８巻、第２号、１９９１年２月、第２５５頁に記載のティー・カ ガの論文に示されている。この場合積み上げられたコンデンサが比較的面積の大 きい（１００μｍＸ１００μｍの大きさ）領域間に、即ちセル領域と付設の回路 要素を含む低いレベルにある周辺部との間の段差形成の原因となる。このような 段差は通常の、局部的な平坦化方法では除かれない、この段差はキヤパシタンス を上げるためにいわゆる深皿形成いはクラウン形コンデンサが使用されるとき特 に大きくなる。

前述の金属層は、種々のレベルに配置されている種々の導電パターン（例えば基 板、ワード線面、ピント線面、コンデンサ）を、金属化パターン及び導電パター ンを隔離する絶縁層に接触孔をエツチングにより形成し、この孔に導電物質を充 填することにより接触させねばならない、その際絶縁層のエツチングにより削り とられるべき層厚が正確に知られていることが、長時間のオーバーエツチングを 回避し、いわゆる「ノン・ネステッド・コンタクツ」を可能とするために有効で ある。

この発明の課題は、マイクロメカニズム部品或いは集積半導体回路、特にスタッ クド〜キ中パシターアボーヴービットライン型のセルを備えた半導体メモリのた めの全面平坦化方法であって、大きい面積の領域間の段差も平坦化することので きる方法を提供することにある。この方法は特に容易に実施可能でかつ平坦化さ れるべき段差が大きい場合にも適用できるものでなければならない、さらにこの 発明のその他の課題は、全面的に平坦化された集積半導体回路或いはマイクロメ カニズム部品を提供することにある。

この課題は請求項１に記載された方法によってまた請求項７に記載された構成に より解決される。実施態様は従属請求項の対象である。

この発明は全面平坦化方法として研磨法（いわゆる化学的機械的研磨法、以下Ｃ ＭＰという）を適用することと、このＣＭＰと蒸着、フォト技術及びエツチング プロセスとの特別な組み合わせに基づ＜、ＣＭＰは種々の材料において適用する ことができ、「ジャーナル・エレクトロケミカル・ソサイエティ（Ｊ、　Ｅｌｅ ｃｔｒ。

ｃｈｅ＋ｍ、　Ｓｏｃ、）　Ｊ第１３８巻、第６号、１９９１年６月、１７７８ 頁に記載のダプリュ・ジエイ・バトリック他の論文に詳細に記載されている。し かしながら、この方法は従来特に集積回路の多層配線に応用されていた（例えば シー・カンタ他ｒＶＭＩＣコンファランス、１９９１年、１４４頁参照）、マイ クロメカニズム部品における通用やこの種の全面的に平坦化された半導体メモリ 装置の製造、特にセル領域及び周辺部の全面平坦化に対する通用は公知でない、 この発明は、コンデンサ形成前に既に全面的に平坦化された表面が存在するメモ リ装置において特に使用可能である４本発明と同一の発明者による１９９２年６ 月３０日付けのドイツ特許出ＷＡ［半導体メモリ装置の製造方法」及び「深朋形 コンデンサの製造方法」の全体の内容をここで参照するが、そこには当該メモリ 装置が開示されている。

ＣＭＰは、掻く僅かな段差（Ｉｔ大約１０１００ｎを残すだけで、全面的、即ち 広範囲の表面平坦化を可能とする。研磨液の適切な組成により種々の物質量の選 択性が得られる。ＣＭＰプロセスの有用な通用は、他方、多くの場合、表面が既 にプロセス実施前に充分良好に平坦化されていることを前提とする。もしそうで ないと高いレベルにあるパターンが損傷され、一方低いレベルにあるパターンに わたって残滓が残ることになろう、その他の詳細は同一発明者の上記ドイツ特許 出願に説明されている。

以下に、この発明を図面に示された実施例を参照して説明する０図面において図 １はこの発明による方法を実施した後のセル領域の断面及び周辺部の部分断面を 示し、 図２乃至４はこの発明の一実施例の方法プロセスを説明するための、セル領域の 縁部における半導体基板の部分断面を示す。

図１において、この発明により平坦化された部品の例として半導体回路（ＤＲＡ Ｍメモリ装置）を、活性領域に平行なセル領域の縁部における２つの隣接したメ モリセル及び代表的な周辺回路の断面で、しかもこのメモリ装置が配線平面の製 造を瞼いて仕上げられている状態で示す、半導体基板１には異なるメモリセルを 互いに分離する絶縁領域２が配置されている。半導体基板１はさらにセル領域或 いは周辺部にトランジスタのソース（３）或いはドレイン（４）としての及び半 導体基板１の端子（５）としてのドープ領域３．４．５を有している。基板表面 （もしくは図示してないゲート酸化物）上のワード線面にトランジスタのゲート ６及び他の導電パターン７が配置されている。トランジスタービット線−ピラ− ８（ＴＢピラー）はトランジスタのドレイン領域４をその上にあるビ・ノド線ｌ Ｏに接続し、トランジスターコンデンサーピラー９　（ＴＫピラー）はトランジ スタのソース領域３を下側コンデンサ電極１１に接続する６周辺部にはその他の ピラーが設けられ、これらはビット線面にある導電路１２を基板ドープ領域５（ ＳＢピラー１３）に、或いはワード線面にある導電パターン７　（ＷＢピラー１ ４）に接続する。ピラー８．９．１３．１４、ビット線１０及び導電路１２は第 一の絶縁層１５内に配置されている。第一の絶縁層１５は全面的に平坦化された 表面を持ち、ＴＫピラー９の上縁と同じ高さにあるのが好ましい、コンデンサは 下側の、特に深皿形に形成されたコンデンサ電極１１と、すべてのメモリセルに 共通な対向電極１６と、この電極を下側コンデンサ電極１１から絶縁する誘電体 ４７とからなる６図に示されるように、セル１頁域は高いレベルにある領域、周 辺部は低いレベルにある領域である。

第二の絶縁層１７はセル領域内では対向電極１６を、並びに周辺部においては絶 縁層１５を覆っている。そしてこの絶縁層１７の中にはヴイアス１８．１９が配 置され、これを介して対向電極１６及び導電路１２がビット線面（従って半導体 基板全体いはワード線面）に接続される。この第二の絶縁層１７はこの発明によ り全面的に平坦化された表面を持つ、第二の絶縁層は２つの部分層、即ち第一の 層として第一の誘電体５０及び第二の層として第二の誘電体５１から構成されて いる。

この発明による方法の使用は、既に挙げた同一発明者によるドイツ特許出願に記 載されているようなメモリ装置において特に有利である。ヴイアス１８もしくは １９のエツチングの際露出すべき構造（１６もしくは１２）は全面的に平坦化さ れた表面に配置されているので、エツチングにより削り取られるべき層厚は正確 に定っている。さらに対向電極１６はセル領域の回りの縁部周辺においては導体 路１２よりそれ程高くには位置していないので、対向電極はそれ程エツチングさ れ過ぎることはない、これにより対向電極１６がヴイアスのエツチングの際削り 取られることは回避される。適当な一層或いは多層金属化パターン（図示せず） は次いでヴイアス１８．１９を介して回路素子の低抵抗配線の作用をする。

図２において、対向電極１６を公知の方法で作った後本発明により例えばシリコ ン酸化物からなる第一０層５０が、高いレベルにある領域としてのセル領域と低 いレベルにある領域としての周辺部との間の平坦化すべき段差と丁度同じ厚さに 析出される。この場合析出すべき層厚はそれ故コンデンサ（対向電極を含む）１ １．４７．１６の高さに等しい、実際にはこれは、コンデンサの高さを析出の前 にプロフィロメータで測定し、層厚をこの値に設定することにより行われる。

続いて第一の誘電体５０がフォト技術によりセル領域において適当なエツチング プロセスで再び完全に除去される。その際セル領域の縁部にリッジ５０ａを残す 。

その場合対向電極の材料、一般にボリンリコンに対する選択性エツチングプロセ スが行われる。このリッジ５０ａを除いて表面は既に全面的に平坦である。小経 部５０ａの幅は使用されたフォト技術の到達可能な！ｌｌ！ｌｌ変整依存し、１ マイクロメータのオーダーにある。

ｌ２Ｉ３において、次に本発明により特に第一の誘電体５０と同一の材質からな る第二の誘電体５１が約５００ｎｍの厚さで析出される。

図４において、この第二の誘電体５１の厚さの一部、例えば２００ｎｍがＣＭＰ プロセスで削り取られる。その際リッジ５０ａの上は完全に除去されて、同時に リッジもともに平坦化される。それ故全面的に平坦化された半導体メモリ装置表 面が出現する。削り取られた第一、第二の誘電体５０．５１は第二の絶縁層１７ の部分層を形成し、この層に続いてヴイアス１８．１９がエツチングで形成され る。

ＣＭＰプロセスによる研削量は多数のメモリ装置を含む半導体基板全体にわたつ ては多くの場合必ずしも特には均一ではない、それ故、この発明はＣＭＰプロセ スにおいてできるだけ僅少な研削量が必要となるような平坦化プロセスを意図す る。リッジ５０ａは狭くかつ大きな相互間隔を持っているので、ＣＭＰプロセス において高い率で除去される。この発明による方法の特別な利点は、第一の誘電 体５０のエツチングの際の均一性が場合によっては同様に良くなし１にも力１カ ）ねらず後に残る層厚に何ら影響しないということである。何となればエツチン グｔよ対向板で止まるからである。主としてセル領域外の層厚はほぼ正確に定め られた析出によるものとして決まる。このことは、これにより周辺部におし）て し１わゆる「ノンネステッドＪの接触孔がビット線面で導電路に作られる（図１ の接触孔１９参町から特に有利である。即ち接触孔１９は導電路１２のエツジを 越えて１１するので、回路の必要スペースが著しく減少される。ノンネステツド ヴイアスにおいては接触孔のエツチングが導体路を遺り過ぎてその下にある導電 路面にまで達し、従って接触孔の充填物とこれらのより下の導電路との間に短絡 カベ化ずると（１う問題が発生する。接触孔１９のエツチング番よ、それ故、よ り深％ｓ導電路に達する前に、充分早めに中断されねばならなし）、他方また各 接触孔番よ当然のことな力吃ら導電路１２には達しなければならない、即ち、誘 電体全体の層厚番よ導電路１２にわたって正確に知られており、半導体基板にわ たって充分均一であること力（必要である。これは本発明による全面平坦化によ り充分に保証される。

特に直接的な電気接続を備えていなし１マイクロメ力ニズム部品におし１て、必 要な要件に応じて、第−及び第二の層５０．５１１よ誘電牟オ料と番よ異なる材 料からなることもできる。

Ｆ１６１ −７　ｐ　□ Ｉ０３ ＩＧ４ 国際調査報告 ｌｍｍ−蘭一、ＰＣＴ／ＤＥ　９３１００５５３フロントページの続き （５１）　Ｉｎｔ、　Ｃ１，６識別記号　庁内整理番号ＨＯＩＬ　２１／８２４ ２ Ｉ

Claims (8)

【特許請求の範囲】
1. １．異なる高さレベルの大面積の領域と、高いレベルにある領域と低いレベルに ある領域との間に平坦化すべき段差を持つ集積半導体回路或いはマイクロメカニ ズム部品の全面平坦化方法において、 −第一の層（５０）を段差の高さに相当する厚さに全面にわたって析出し、−高 いレベルにある領域の第一の層（５０）を除去し、その際低いレベルにある領域 の周辺縁部にのみ第一の層（５０）がリッジ（５０ａ）として残るようにし、 −第二の層（５１）を全面にわたって析出し、−全体の表面を研磨法（ＣＭＰプ ロセス）により平坦化する、工程を備えた集積半導体回路或いはマイクロメカニ ズム部品の全面平坦化方法。
2. ２．−集積半導体回路として１−トランジスターメモリセルを備えた半導体メモ リ装置を、 −高いレベルにある領域としてメモリセルを含むセル領域（Ｚ）を、−低いレベ ルにある領域として付設回路を含む周辺部（Ｐ）を備え、その際メモリセルはト ランジスタの上方に配置されたビット線（１０）及びこのビット線の上方に配置 されたコンデンサ（１１、４７、１６）を備え、このコンデンサはセル領域（Ｚ ）及び周辺部（Ｐ）を覆う第一の絶縁層（１５）の上に配置され、 −第一の層（５０）として第一の誘電体を、−第二の層（５１）として第二の誘 電体を、さらに−コンデンサ（１１、４７、１６）の高さに相当する厚さの第一 の誘電体（５０）を備える、 ことを特徴とする請求項１記載の全面平坦化方法。
3. ３．第一の層（５０）を除去するために、その下にある領域の材料に対して選択 性のあるエフチングプロセスが行われることを特徴とする請求項１又は２記載の 全面平坦化方法。
4. ４．リッジ（５０ａ）の上方に第二の層（５１）全体が、残りの箇所では第二の 層の層厚の一部のみがＣＭＰプロセスにより除去されることを特徴とする請求項 １ないし３の１つに記載の全面平坦化方法。
5. ５．第一及び第二の層（５０、５１）としてシリコン酸化物層が析出されること を特徴とする請求項１ないし４の１つに記載の全面平坦化方法。
6. ６．コンデンサ（１１、４７、１６）を作る前に第一の絶縁層（１５）がＣＭＰ プロセスにより全面的に平坦化されることを特徴とする請求項２ないし５の１つ に記載の全面平坦化方法。
7. ７．異なる高さレベルの大面積の領域と、高いレベルにある領域（Ｚ）と低いレ ベルにある領域（Ｐ）との間に平坦化されるべき段差を持ち、研磨法（ＣＭＰプ ロセス）により全体的に平坦化されている集積半導体回路或いはマイクロメカニ ズム部品において、 −低いレベルにある領域（Ｐ）の上に第一の層（５０）及びその上に第二の層（ ５１）があり、 −縁部領域を除く高いレベルにある領域（Ｚ）の全体に第二の層（５１）のみが ある、 集積半導体回路或いはマイクロメカニズム部品。
8. ８．縁部領域の少なくとも一部に第一の層（５０）のみがあることを特徴とする 請求項７記載の集積半導体回路或いはマイクロメカニズム部品。