JPH03190161A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH03190161A JPH03190161A JP1328306A JP32830689A JPH03190161A JP H03190161 A JPH03190161 A JP H03190161A JP 1328306 A JP1328306 A JP 1328306A JP 32830689 A JP32830689 A JP 32830689A JP H03190161 A JPH03190161 A JP H03190161A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ダイナミック・ランダム・アクセス・メモリのような半
導体記憶装置及びその製造方法に関し、メモリ・セルの
占有面積を縮小するのは勿論のこと、表面が平坦で、且
つ、トレンチに纏わる諸問題も解消されるようにするこ
とを目的とし、素子間分離絶縁膜で囲まれた単結晶半導
体膜にトランスファ・ゲート・トランジスタが作り込ま
れ、蓄積電極に対応する開口をもつ埋め込み絶縁膜が素
子間分離絶縁膜と単結晶半導体膜とに接して設けられ、
そして、開口から柱状に突出して延びる蓄積電極が設け
られ、その蓄積電極はキャパシタ誘電体膜で、また、キ
ャパシタ誘電体膜及び前記埋め込み絶縁膜は対向電極で
、更にまた、対向電極は表面が平坦な絶縁膜でそれぞれ
覆われ、その平坦化された絶縁膜には支持基板が貼り合
わされるよう構成する。
導体記憶装置及びその製造方法に関し、メモリ・セルの
占有面積を縮小するのは勿論のこと、表面が平坦で、且
つ、トレンチに纏わる諸問題も解消されるようにするこ
とを目的とし、素子間分離絶縁膜で囲まれた単結晶半導
体膜にトランスファ・ゲート・トランジスタが作り込ま
れ、蓄積電極に対応する開口をもつ埋め込み絶縁膜が素
子間分離絶縁膜と単結晶半導体膜とに接して設けられ、
そして、開口から柱状に突出して延びる蓄積電極が設け
られ、その蓄積電極はキャパシタ誘電体膜で、また、キ
ャパシタ誘電体膜及び前記埋め込み絶縁膜は対向電極で
、更にまた、対向電極は表面が平坦な絶縁膜でそれぞれ
覆われ、その平坦化された絶縁膜には支持基板が貼り合
わされるよう構成する。
本発明は、ダイナミック・ランダム・アクセス°メモリ
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）のような半導体記憶装置及
びその製造方法に関する。
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）のような半導体記憶装置及
びその製造方法に関する。
現在、半導体記憶装置には、依然として高集積化が希求
されている。この場合、常に問題となるのは、メモリ・
セルに於ける情報蓄積キャパシタの占有面積である。即
ち、平面的に見た面積を如何にして小さくして、且つ、
蓄積容量をそのまま維持或いは増加させるかであり、ま
た、その蓄積キャパシタの構造に関連し、表面を平坦化
させることも必要になってきている。
されている。この場合、常に問題となるのは、メモリ・
セルに於ける情報蓄積キャパシタの占有面積である。即
ち、平面的に見た面積を如何にして小さくして、且つ、
蓄積容量をそのまま維持或いは増加させるかであり、ま
た、その蓄積キャパシタの構造に関連し、表面を平坦化
させることも必要になってきている。
第１４図はトレンチ・キャパシタをもつＤＲＡＭの従来
例を説明する為の要部切断側面図を表している。
例を説明する為の要部切断側面図を表している。
図に於いて、１はｐ゛型シリコン半導体基板、２はｐ型
シリコン半導体層、３はトレンチ・アイソレーション領
域、４はトレンチ・キャパシタ、４Ａはキャパシタ誘電
体膜、４Ｂは蓄積電極、ＷＬはトランスファ・ゲート・
トランジスタに於けるゲート電極であるワード線、ＢＬ
はビット線をそれぞれ示している。
シリコン半導体層、３はトレンチ・アイソレーション領
域、４はトレンチ・キャパシタ、４Ａはキャパシタ誘電
体膜、４Ｂは蓄積電極、ＷＬはトランスファ・ゲート・
トランジスタに於けるゲート電極であるワード線、ＢＬ
はビット線をそれぞれ示している。
ここに見られるＤＲＡＭでは、トレンチ・キャパシタを
構成する為、シリコン半導体基板１に深いトレンチを形
成し、そのトレンチ内に表出された壁面を酸化して二酸
化シリコンからなるキャパシタ誘電体膜４Ａを形成し、
更に多結晶シリコンを埋め込んで蓄積電極４Ｂとし、平
面で見た面積は小さく、且つ、蓄積容量は大きくとれる
ようにしている。
構成する為、シリコン半導体基板１に深いトレンチを形
成し、そのトレンチ内に表出された壁面を酸化して二酸
化シリコンからなるキャパシタ誘電体膜４Ａを形成し、
更に多結晶シリコンを埋め込んで蓄積電極４Ｂとし、平
面で見た面積は小さく、且つ、蓄積容量は大きくとれる
ようにしている。
第１５図はトレンチ・キャパシタをもつＤＲＡＭの他の
従来例を説明する為の要部切断側面図を表し、第１４図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
従来例を説明する為の要部切断側面図を表し、第１４図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
図に於いて、４Ｃはトレンチ・キャパシタ４に於けるキ
ャパシタ誘電体膜４Ａのネック部分、９はｐ゛゛ソース
領域、ｌＯはｐ゛゛ドレイン領域をそれぞれ示している
。尚、キャパシタ誘電体膜４Ａは簡明にする為に一層で
表しであるが、実際には、二酸化シリコン膜＋窒化シリ
コン膜十二酸化シリコン膜の三層構造になっている。
ャパシタ誘電体膜４Ａのネック部分、９はｐ゛゛ソース
領域、ｌＯはｐ゛゛ドレイン領域をそれぞれ示している
。尚、キャパシタ誘電体膜４Ａは簡明にする為に一層で
表しであるが、実際には、二酸化シリコン膜＋窒化シリ
コン膜十二酸化シリコン膜の三層構造になっている。
ここに見られるＤＲＡＭでは、トレンチ・キャパシタ４
の上にエピタキシャル成長のシリコン層を形成し、その
シリコン層にトランスファ・ゲート・トランジスタなど
を形成するものであり、従って、トランジスタ領域の下
にトレンチ・キャパシタを埋め込んだような構成にして
、メモリ・セルの占有面積を小さくしている。
の上にエピタキシャル成長のシリコン層を形成し、その
シリコン層にトランスファ・ゲート・トランジスタなど
を形成するものであり、従って、トランジスタ領域の下
にトレンチ・キャパシタを埋め込んだような構成にして
、メモリ・セルの占有面積を小さくしている。
第１６図は樹枝状スタックド・キャパシタをもつＤＲＡ
Ｍの従来例を説明する為の要部切断側面図を表し、第１
４図及び第１５図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
Ｍの従来例を説明する為の要部切断側面図を表し、第１
４図及び第１５図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
図に於いて、１１はｐ型シリコン半導体基板、１２はフ
ィールド絶縁膜、１３はゲート絶縁膜、１４はｎ゛゛ソ
ース領域、１５はｎ゛型トドレイン領域１６は樹枝状ス
タックド蓄積電極、１７はキャパシタ誘電体膜、１８は
キャパシタ対向電橋をそれぞれ示している。
ィールド絶縁膜、１３はゲート絶縁膜、１４はｎ゛゛ソ
ース領域、１５はｎ゛型トドレイン領域１６は樹枝状ス
タックド蓄積電極、１７はキャパシタ誘電体膜、１８は
キャパシタ対向電橋をそれぞれ示している。
ここに見られるＤＲＡＭでは、蓄積キャパシタが樹枝状
に張り出した形状になって、しかも、積層されているこ
とから、その蓄積容量は著しく増大している。
に張り出した形状になって、しかも、積層されているこ
とから、その蓄積容量は著しく増大している。
第１４図に見られるＤＲＡＭに於いては、現今の技術を
もってしても、トレンチの形成は容易とは云い難く、ま
た、トレンチ形成後に於ける内部の清浄化が困難であり
、しかも、トレンチ内を酸化させる際、エツジ部分にス
トレスが集中することから、その信頼性が著しく低下す
る。
もってしても、トレンチの形成は容易とは云い難く、ま
た、トレンチ形成後に於ける内部の清浄化が困難であり
、しかも、トレンチ内を酸化させる際、エツジ部分にス
トレスが集中することから、その信頼性が著しく低下す
る。
第１５図に見られるＤＲＡＭに於いては、トレンチの形
成について第１４図に見られるＤＲＡＭと同じ問題が存
在するのも然ることながら、トレンチ・キャパシタを形
成してから、その上層に単結晶シリコン層をエピタキシ
ャル成長させなければならず、これも簡単なことではな
い。
成について第１４図に見られるＤＲＡＭと同じ問題が存
在するのも然ることながら、トレンチ・キャパシタを形
成してから、その上層に単結晶シリコン層をエピタキシ
ャル成長させなければならず、これも簡単なことではな
い。
第１６図に見られるＤＲＡＭに於いては、云うまでもな
く、表面の凹凸、従って、電極・配線の信頼性が問題に
なる。
く、表面の凹凸、従って、電極・配線の信頼性が問題に
なる。
本発明は、メモリ・セルの占有面積を縮小するのは勿論
のこと、表面が平坦で、且つ、トレンチに纏わる諸問題
も解消されるようにする。
のこと、表面が平坦で、且つ、トレンチに纏わる諸問題
も解消されるようにする。
本発明に依る半導体記憶装置及びその製造方法に於いて
は、 （１）素子間分離絶縁膜（例えば素子間分離絶縁膜３０
）で囲まれ且つチャネル領域を介して対向するソース領
域（例人ばｎ−型ソース領域３４Ｓ及びｎ°型ソース領
域３６Ｓ）並びにドレイン領域（例えばｎ−型ドレイン
領域３４Ｄ及びｎ°型ドレイン領域３６Ｄ）が作り込ま
れた単結晶半導体膜（例えば単結晶シリコン膜２２）と
、該素子間分離絶縁膜及び該単結晶半導体膜に接して形
成され情報蓄積キャパシタの蓄積電極に対応する開口を
もつ埋め込み絶縁膜（例えば埋め込み絶縁膜２５）と、
該開口を介して前記ソース領域或いはドレイン領域とコ
ンタクトし且つ柱状に突出して延びる情報蓄積キャパシ
タの蓄積電極（例えば蓄積電極２３′）と、該蓄積電極
を覆う情報蓄積キャパシタのキャパシ夕誘電体膜（例え
ばキャパシタ誘電体膜２６）と、該キャパシタ誘電体膜
及び前記埋め込み絶１Ｍ膜を覆う情報蓄積キャパシタの
対向電極（例えば対向電極２７）と、該対向電極を覆い
且つ表面が平坦化されている絶縁膜（例えば平坦化膜２
８）と、該平坦化された絶縁膜と貼り合わされている支
持基板（例えば基板２９）とを備えてなるか、 （２）或いは、前記（１）の構成に於いて、支持基板内
にも半導体素子が作り込まれているか、（３）或いは、
仮基板（例えば仮基板２１）と貼り合わされた単結晶シ
リコン膜（例えば単結晶シリコン膜２２）上にシリコン
膜（例えば多結晶シリコン膜２３）を形成する工程と、
次いで、情報蓄積キャパシタの蓄積電極コンタクト窓と
なる部分を除き酸素イオンを注入して前記単結晶シリコ
ン膜とシリコン膜との界面に二酸化シリコンからなる埋
め込み絶縁膜を形成する工程と、次いで、該シリコン膜
のパターニングを行なって前記蓄積電極コンタクト窓か
ら柱状に突出して延びる情報蓄積キャパシタの蓄積電極
を形成する工程と、次いで、該蓄積電極を覆う情報蓄積
キャパシタのキャパシタ誘電体膜を形成する工程と、次
いで、該キャパシタ誘電体膜並びに前記埋め込み絶縁膜
を覆う情報蓄積キャパシタの対向電極を形成する工程と
、次いで、該対向電極を埋め且つ表面が平坦化されてい
る絶縁膜を形成する工程と、次いで、該平坦化された絶
縁膜に支持基板を貼り合わせる工程と、次いで、前記仮
基板を除去して前記単結晶半導体膜にトランスファ・ゲ
ート・トランジスタを作り込む工程とを含んでなるか、 （４）或いは、仮基板と貼り合わされた単結晶シリコン
膜上に情報蓄積電極コンタクト窓を有する埋め込み絶縁
膜を形成する工程と、該埋め込み絶縁膜上に形成され且
つ前記情報蓄積電極コンタクト窓を介して前記単結晶シ
リコン膜とコンタクトするシリコン膜を形成する工程と
、次いで、該シリコン膜のパターニングを行なって前記
蓄積電極コンタクト窓から柱状に突出して延びる情報蓄
積キャパシタの蓄積電極を形成する工程と、次いで、該
蓄積電極を覆う情報蓄積キャパシタのキャパシタ誘電体
膜を形成する工程と、次いで、該キャパシタ誘電体膜並
びに前記埋め込み絶縁膜を覆う情報蓄積キャパシタの対
向電極を形成する工程と、次いで、該対向電極を埋め且
つ表面が平坦化されている絶縁膜を形成する工程と、次
いで、該平坦化された絶縁膜に支持基板を貼り合わせる
工程と、次いで、前記仮基板を除去して前記単結晶半導
体膜にトランスファ・ゲート・トランジスタを作り込む
工程とを含んでなるか、 （５）或いは、前記（３）或いは（４）の構成に於いて
、半導体素子が作り込まれた支持基板を平坦化された絶
縁膜に貼り合わせる工程が含まれる。
は、 （１）素子間分離絶縁膜（例えば素子間分離絶縁膜３０
）で囲まれ且つチャネル領域を介して対向するソース領
域（例人ばｎ−型ソース領域３４Ｓ及びｎ°型ソース領
域３６Ｓ）並びにドレイン領域（例えばｎ−型ドレイン
領域３４Ｄ及びｎ°型ドレイン領域３６Ｄ）が作り込ま
れた単結晶半導体膜（例えば単結晶シリコン膜２２）と
、該素子間分離絶縁膜及び該単結晶半導体膜に接して形
成され情報蓄積キャパシタの蓄積電極に対応する開口を
もつ埋め込み絶縁膜（例えば埋め込み絶縁膜２５）と、
該開口を介して前記ソース領域或いはドレイン領域とコ
ンタクトし且つ柱状に突出して延びる情報蓄積キャパシ
タの蓄積電極（例えば蓄積電極２３′）と、該蓄積電極
を覆う情報蓄積キャパシタのキャパシ夕誘電体膜（例え
ばキャパシタ誘電体膜２６）と、該キャパシタ誘電体膜
及び前記埋め込み絶１Ｍ膜を覆う情報蓄積キャパシタの
対向電極（例えば対向電極２７）と、該対向電極を覆い
且つ表面が平坦化されている絶縁膜（例えば平坦化膜２
８）と、該平坦化された絶縁膜と貼り合わされている支
持基板（例えば基板２９）とを備えてなるか、 （２）或いは、前記（１）の構成に於いて、支持基板内
にも半導体素子が作り込まれているか、（３）或いは、
仮基板（例えば仮基板２１）と貼り合わされた単結晶シ
リコン膜（例えば単結晶シリコン膜２２）上にシリコン
膜（例えば多結晶シリコン膜２３）を形成する工程と、
次いで、情報蓄積キャパシタの蓄積電極コンタクト窓と
なる部分を除き酸素イオンを注入して前記単結晶シリコ
ン膜とシリコン膜との界面に二酸化シリコンからなる埋
め込み絶縁膜を形成する工程と、次いで、該シリコン膜
のパターニングを行なって前記蓄積電極コンタクト窓か
ら柱状に突出して延びる情報蓄積キャパシタの蓄積電極
を形成する工程と、次いで、該蓄積電極を覆う情報蓄積
キャパシタのキャパシタ誘電体膜を形成する工程と、次
いで、該キャパシタ誘電体膜並びに前記埋め込み絶縁膜
を覆う情報蓄積キャパシタの対向電極を形成する工程と
、次いで、該対向電極を埋め且つ表面が平坦化されてい
る絶縁膜を形成する工程と、次いで、該平坦化された絶
縁膜に支持基板を貼り合わせる工程と、次いで、前記仮
基板を除去して前記単結晶半導体膜にトランスファ・ゲ
ート・トランジスタを作り込む工程とを含んでなるか、 （４）或いは、仮基板と貼り合わされた単結晶シリコン
膜上に情報蓄積電極コンタクト窓を有する埋め込み絶縁
膜を形成する工程と、該埋め込み絶縁膜上に形成され且
つ前記情報蓄積電極コンタクト窓を介して前記単結晶シ
リコン膜とコンタクトするシリコン膜を形成する工程と
、次いで、該シリコン膜のパターニングを行なって前記
蓄積電極コンタクト窓から柱状に突出して延びる情報蓄
積キャパシタの蓄積電極を形成する工程と、次いで、該
蓄積電極を覆う情報蓄積キャパシタのキャパシタ誘電体
膜を形成する工程と、次いで、該キャパシタ誘電体膜並
びに前記埋め込み絶縁膜を覆う情報蓄積キャパシタの対
向電極を形成する工程と、次いで、該対向電極を埋め且
つ表面が平坦化されている絶縁膜を形成する工程と、次
いで、該平坦化された絶縁膜に支持基板を貼り合わせる
工程と、次いで、前記仮基板を除去して前記単結晶半導
体膜にトランスファ・ゲート・トランジスタを作り込む
工程とを含んでなるか、 （５）或いは、前記（３）或いは（４）の構成に於いて
、半導体素子が作り込まれた支持基板を平坦化された絶
縁膜に貼り合わせる工程が含まれる。
前記手段を採ることに依り、トランスファ・ゲート・ト
ランジスタが存在する領域に立体的に情報蓄積キャパシ
タを形成することができるので、メモリ・セルの平面的
な面積は小さく、また、その情報蓄積キャパシタは、ト
レンチ・キャパシタと同様な構成であるにも拘わらず、
トレンチの形成は一切不要であることから、それに纏わ
る問題は全て解消され、更にまた、情報蓄積キャパシタ
は凹凸が少なく、表面は平坦化されている。
ランジスタが存在する領域に立体的に情報蓄積キャパシ
タを形成することができるので、メモリ・セルの平面的
な面積は小さく、また、その情報蓄積キャパシタは、ト
レンチ・キャパシタと同様な構成であるにも拘わらず、
トレンチの形成は一切不要であることから、それに纏わ
る問題は全て解消され、更にまた、情報蓄積キャパシタ
は凹凸が少なく、表面は平坦化されている。
第１図乃至第１３図は本発明一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図を表し
、以下、これ等の図を参照しつつ詳細に説明する。
程要所に於ける半導体記憶装置の要部切断側面図を表し
、以下、これ等の図を参照しつつ詳細に説明する。
第１図参照
１−（１）
二酸化シリコンなどからなる仮基板２１に単結晶シリコ
ン基板を貼り合わせる。
ン基板を貼り合わせる。
１−（２）
例えば研摩法などを通用することに依り、前記単結晶シ
リコン基板の薄膜化を行って、例えば厚さ３０００ （
人〕〜３〔μｍ］程度の範囲の単結晶シリコン膜２２と
する。尚、本実施例の場合、５０００ （人］とした。
リコン基板の薄膜化を行って、例えば厚さ３０００ （
人〕〜３〔μｍ］程度の範囲の単結晶シリコン膜２２と
する。尚、本実施例の場合、５０００ （人］とした。
ところで、単結晶シリコン膜２２にはトランスファ・ゲ
ート・トランジスタの諸要素が作り込まれるものである
から、その適所、即ち、チップ分の端部分に位置合わせ
用のマークを形成しておくことが必要であり、また、本
発明の半導体記憶装置は多層化されることが基本である
から、そのマークは、単結晶シリコン膜２２の表裏何れ
の側からも確認できるものであることが望ましく、従っ
て、マークは、単結晶シリコン膜２２を貫通しているか
、或いは、材質を異にするもので形成すると良く、その
実現は従来の技術を適宜応用することで可能である。
ート・トランジスタの諸要素が作り込まれるものである
から、その適所、即ち、チップ分の端部分に位置合わせ
用のマークを形成しておくことが必要であり、また、本
発明の半導体記憶装置は多層化されることが基本である
から、そのマークは、単結晶シリコン膜２２の表裏何れ
の側からも確認できるものであることが望ましく、従っ
て、マークは、単結晶シリコン膜２２を貫通しているか
、或いは、材質を異にするもので形成すると良く、その
実現は従来の技術を適宜応用することで可能である。
第２図参照
２−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、単結晶シリコン膜２２上に厚さが例えば２（
μｍ〕程度の不純物含有多結晶シリコン膜２３を形成す
る。尚、後の工程説明で現れるが、ＳＩＭＯＸ （ｓｅ
ｐａｒａｔ ｉ。
とに依り、単結晶シリコン膜２２上に厚さが例えば２（
μｍ〕程度の不純物含有多結晶シリコン膜２３を形成す
る。尚、後の工程説明で現れるが、ＳＩＭＯＸ （ｓｅ
ｐａｒａｔ ｉ。
ｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏｘｉｇｅｎ）
層を形成する場合、ここでは、当初、厚さ例えば１５０
０ （入〕程度の不純物含有多結晶シリコン膜を形成し
、後にＳＩＭＯＸＪｉを形成してから、再度、不純物含
有多結晶シリコン膜を積層するようにしても良い。
層を形成する場合、ここでは、当初、厚さ例えば１５０
０ （入〕程度の不純物含有多結晶シリコン膜を形成し
、後にＳＩＭＯＸＪｉを形成してから、再度、不純物含
有多結晶シリコン膜を積層するようにしても良い。
この多結晶シリコン膜２３はＤＲＡＭに於ける情報蓄積
キャパシタの蓄積電極となるものである。尚、多結晶シ
リコン膜２３に不純物を含有させるには、その成長と同
時に行うが、成長させてから、イオン注入法及び熱処理
法を適用するかは任意である。
キャパシタの蓄積電極となるものである。尚、多結晶シ
リコン膜２３に不純物を含有させるには、その成長と同
時に行うが、成長させてから、イオン注入法及び熱処理
法を適用するかは任意である。
第３図参照
３−（１）
ＣＶＤ法を通用することに依り、厚さ例えば〔μｍ〕程
度の窒化シリコン膜２４を形成す■ る。
度の窒化シリコン膜２４を形成す■ る。
３−（２）
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＦ４とする反応性イ
オン・エツチング（ｒｅａｃｔｉｖｅ ｔｏｎ ｅ
ｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、窒化
シリコン膜２４を情報蓄積キャパシタの蓄積電極形状に
パターニングする。
ロセス並びにエツチング・ガスをＣＦ４とする反応性イ
オン・エツチング（ｒｅａｃｔｉｖｅ ｔｏｎ ｅ
ｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、窒化
シリコン膜２４を情報蓄積キャパシタの蓄積電極形状に
パターニングする。
３−（３）
ＳＩＭＯＸ法を通用することに依り、単結晶シリコン膜
２２と多結晶シリコン膜２３との界面に二酸化シリコン
からなる絶縁層を形成するため、窒化シリコン膜２４を
マスクとして酸素イオンの打ち込みを行なう。
２２と多結晶シリコン膜２３との界面に二酸化シリコン
からなる絶縁層を形成するため、窒化シリコン膜２４を
マスクとして酸素イオンの打ち込みを行なう。
この場合、
ドーズ量： ２．２Ｘ１０” （ｃｍ−”）加速エネル
ギ：８５０［ＫｅＶ） 多結晶シリコン膜２３の厚さ：２００００〔入〕尚、実
質的に有効な絶縁層は、次の熱処理を経ることで生成さ
れる。また、前記したように、ＳＩＭＯＸ層を形成して
から、再度、多結晶シリコン膜を形成する場合には、そ
の条件を、ドーズ量： ２． ２ Ｘ １０ ” （Ｃ
１−”）加速エネルギ：１８０ （ＫｅＶ） 多結晶シリコン膜の厚さ：１３００（人〕にすると良い
。
ギ：８５０［ＫｅＶ） 多結晶シリコン膜２３の厚さ：２００００〔入〕尚、実
質的に有効な絶縁層は、次の熱処理を経ることで生成さ
れる。また、前記したように、ＳＩＭＯＸ層を形成して
から、再度、多結晶シリコン膜を形成する場合には、そ
の条件を、ドーズ量： ２． ２ Ｘ １０ ” （Ｃ
１−”）加速エネルギ：１８０ （ＫｅＶ） 多結晶シリコン膜の厚さ：１３００（人〕にすると良い
。
第４図参照
４−（１）
温度を例えば１１８０（”Ｃ）、そして、時間を例えば
６〔時間〕とする熱処理を窒素雰囲気中で行なう。
６〔時間〕とする熱処理を窒素雰囲気中で行なう。
これに依って、単結晶シリコン膜２２と多結晶シリコン
膜２３との界面にＳＩＭＯＸ法に依る厚さ５３００ （
人〕程度の埋め込まれた絶縁層２５が生成される。この
埋め込み絶縁層２５は、勿論、窒化シリコン膜２４の下
方には存在しない。
膜２３との界面にＳＩＭＯＸ法に依る厚さ５３００ （
人〕程度の埋め込まれた絶縁層２５が生成される。この
埋め込み絶縁層２５は、勿論、窒化シリコン膜２４の下
方には存在しない。
前記工程２−（１）乃至４−（１）は単結晶シリコン膜
２２と多結晶シリコン膜２３との間を絶縁するのにＳＩ
ＭＯＸ法を用いたのであるが、これは他の手段、例えば
、単結晶シリコン膜２２上に厚さ例えば１０００ （人
〕程度の二酸化シリコンからなる絶縁膜（埋め込み絶縁
層２５に相当）を熱酸化法或いはＣＶＤ法などに依って
形成し、次いで、その絶縁膜に単結晶シリコン膜２２と
多結晶シリコン膜２３とをコンタクトさせる為の開口を
形成し、次いで、全面に厚さ例えば５０００ （人〕程
度の不純物含有多結晶シリコン膜（不純物含有多結晶シ
リコン膜２３に相当）を成長させて、その後、その不純
物含有多結晶シリコン膜についての異方性エツチング工
程に結び付けるようにしても良い。
２２と多結晶シリコン膜２３との間を絶縁するのにＳＩ
ＭＯＸ法を用いたのであるが、これは他の手段、例えば
、単結晶シリコン膜２２上に厚さ例えば１０００ （人
〕程度の二酸化シリコンからなる絶縁膜（埋め込み絶縁
層２５に相当）を熱酸化法或いはＣＶＤ法などに依って
形成し、次いで、その絶縁膜に単結晶シリコン膜２２と
多結晶シリコン膜２３とをコンタクトさせる為の開口を
形成し、次いで、全面に厚さ例えば５０００ （人〕程
度の不純物含有多結晶シリコン膜（不純物含有多結晶シ
リコン膜２３に相当）を成長させて、その後、その不純
物含有多結晶シリコン膜についての異方性エツチング工
程に結び付けるようにしても良い。
第５図参照
５−（１）
工・ンチング・ガスをＣＣ１，とするＲＩＥ法を適用す
ることに依り、窒化シリコン膜２４をマスクとして、多
結晶シリコン膜２３の異方性エツチングを行なって、蓄
積電極２３′を形成する。この場合、前記ＣＣＸ、は、
二酸化シリコンに対するエツチング・ガスとはならない
ので、絶縁層２５がエツチング・ストッパの役割を果た
す。
ることに依り、窒化シリコン膜２４をマスクとして、多
結晶シリコン膜２３の異方性エツチングを行なって、蓄
積電極２３′を形成する。この場合、前記ＣＣＸ、は、
二酸化シリコンに対するエツチング・ガスとはならない
ので、絶縁層２５がエツチング・ストッパの役割を果た
す。
第６図参照
６−（１）
マスクとして用いた窒化シリコン膜２４を除去してから
熱酸化法を適用することに依り、蓄積電極２３の表面を
熱酸化し、厚さが例えば約１００〔入〕〜１５０〔入〕
程度の範囲、例えば１３０〔入〕程度の二酸化シリコン
からなるキャパシタ誘電体膜２６を形成する。
熱酸化法を適用することに依り、蓄積電極２３の表面を
熱酸化し、厚さが例えば約１００〔入〕〜１５０〔入〕
程度の範囲、例えば１３０〔入〕程度の二酸化シリコン
からなるキャパシタ誘電体膜２６を形成する。
第７図参照
７−（１）
ＣＶＤ法を適用することに依り、厚さが例えば約３００
０ Ｃ人〕〜５００ｏ〔人〕程度、例えば５０００ ［
人〕の不純物含有多結晶シリコンからなる情報蓄積キャ
パシタの対向電極２７を形成する。尚、この対向電極２
７に不純物を含有させるには、蓄積電極２３′を形成し
た場合と同様にして良い。
０ Ｃ人〕〜５００ｏ〔人〕程度、例えば５０００ ［
人〕の不純物含有多結晶シリコンからなる情報蓄積キャ
パシタの対向電極２７を形成する。尚、この対向電極２
７に不純物を含有させるには、蓄積電極２３′を形成し
た場合と同様にして良い。
第８図参照
８−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５〔μｍ〕
〜６〔μｍ〕程度の二酸化シリコンからなる平坦化膜２
８を形成する。
〜６〔μｍ〕程度の二酸化シリコンからなる平坦化膜２
８を形成する。
８−（２）
例えば研摩法を適用することに依り、平坦化膜２８のポ
リッシングを行なって、表面を平坦にする。
リッシングを行なって、表面を平坦にする。
第９図参照
９−（１）
貼り合わせ法を適用することに依り、二酸化シリコンか
らなる平坦化膜２８の表面に例えばシリコンからなる基
板２９を貼り合わせる。尚、この基板２９は最終的な半
導体記憶装置に於ける支持基板としての役割を果たすも
のである。
らなる平坦化膜２８の表面に例えばシリコンからなる基
板２９を貼り合わせる。尚、この基板２９は最終的な半
導体記憶装置に於ける支持基板としての役割を果たすも
のである。
第１０図参照
１Ｏ−（１）
エッチャントをフン酸系エツチング液（但し、フッ硝酸
は除く）とする浸漬法を適用することに依り、二酸化シ
リコンからなる仮基板２１を除去し、単結晶シリコン膜
２２を表出させる。
は除く）とする浸漬法を適用することに依り、二酸化シ
リコンからなる仮基板２１を除去し、単結晶シリコン膜
２２を表出させる。
第１１図参照
１ｌ−（１）
例えば窒化シリコン膜などを耐酸化性マスクとする選択
的熱酸化法（例えば１ｏｃａｌ 。
的熱酸化法（例えば１ｏｃａｌ 。
ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ：ＬＯＣ
Ｏ３）を適用することに依り、単結晶シリコン膜２２に
二酸化シリコンからなる素子間分離絶縁膜３０を形成す
る。
Ｏ３）を適用することに依り、単結晶シリコン膜２２に
二酸化シリコンからなる素子間分離絶縁膜３０を形成す
る。
この素子間分離絶縁膜３０は、さきにＳＩＭＯＸ法を適
用して形成した絶縁層２５と衝合し、単結晶シリコン膜
２２をメモリ・セル毎に完全に分断するように形成され
ることが望ましい。
用して形成した絶縁層２５と衝合し、単結晶シリコン膜
２２をメモリ・セル毎に完全に分断するように形成され
ることが望ましい。
第１２図参照
１２−（１）
マスクとして用いた窒化シリコン膜などを除去し、単結
晶シリコン膜２２を表出させてから、熱酸化法を適用す
ることに依り、厚さが例えば１００〔入〕程度である二
酸化シリコンからなるゲート絶縁膜３１を形成する。
晶シリコン膜２２を表出させてから、熱酸化法を適用す
ることに依り、厚さが例えば１００〔入〕程度である二
酸化シリコンからなるゲート絶縁膜３１を形成する。
１２−（２）
ＣＶＤ法を適用することに依り、厚さが例えば５０００
［人〕程度の不純物含有多結晶シリコン膜を形成する
。尚、この多結晶シリコン膜に不純物を含有させるには
、蓄積電極２３′或いは対向電穫２７を形成した場合と
同様にして良い。また、前記不純物含有多結晶シリコン
膜はポリサイド膜に代替しても良い。
［人〕程度の不純物含有多結晶シリコン膜を形成する
。尚、この多結晶シリコン膜に不純物を含有させるには
、蓄積電極２３′或いは対向電穫２７を形成した場合と
同様にして良い。また、前記不純物含有多結晶シリコン
膜はポリサイド膜に代替しても良い。
１２−（３）
ＣＶＤ法を適用することに依り、厚さが例えば３０００
（人］程度の二酸化シリコン膜３３を形成する。
（人］程度の二酸化シリコン膜３３を形成する。
１２−（４）
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエツチング・ガスをＣＦ。
ロセス及びエツチング・ガスをＣＦ。
＋８２とするＲＩＥ法を適用することに依り、二酸化シ
リコン膜３３をトランスファ・ゲート・トランジスタの
ゲート電極形状にパターニングする。
リコン膜３３をトランスファ・ゲート・トランジスタの
ゲート電極形状にパターニングする。
１２−（５）
エツチング・ガスをＣＣＸ、とするＲＩＥ法を適用する
ことに依り、二酸化シリコン膜３３をマスクとして工程
１２−（２）で形成した多結晶シリコン膜のパターニン
グを行なってゲート電極３２を形成する。
ことに依り、二酸化シリコン膜３３をマスクとして工程
１２−（２）で形成した多結晶シリコン膜のパターニン
グを行なってゲート電極３２を形成する。
１２−（６）
イオン注入法を適用することに依り、ドーズ量を例えば
３ Ｘ １０ ” （ｃｍ−”３程度、また、加速エネ
ルギを例えば１００ （ＫｅＶ）程度とし、そして、二
酸化シリコン膜３３などをマスクとしてＡｓイオンの打
ち込みを行なってｎ−型ソース領域３４３及びｎ−型ド
レイン領域３４Ｄを形成する。これは、所謂、ＬＤＤ
（１ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
にする為である。
３ Ｘ １０ ” （ｃｍ−”３程度、また、加速エネ
ルギを例えば１００ （ＫｅＶ）程度とし、そして、二
酸化シリコン膜３３などをマスクとしてＡｓイオンの打
ち込みを行なってｎ−型ソース領域３４３及びｎ−型ド
レイン領域３４Ｄを形成する。これは、所謂、ＬＤＤ
（１ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
にする為である。
１２−（７）
ＣＶＤ法を適用することに依り、厚さが例えば４０００
（人］程度である二酸化シリコン膜を形成する。
（人］程度である二酸化シリコン膜を形成する。
１２−（８）
エツチング・ガスをＣＦ４＋Ｈ２とするＲＩＥ法を適用
することに依り、工程１２−（７）で形成した二酸化シ
リコン膜の異方性エツチングを行なって、ゲート電極３
２の側方にサイド・ウオール３５を形成する。
することに依り、工程１２−（７）で形成した二酸化シ
リコン膜の異方性エツチングを行なって、ゲート電極３
２の側方にサイド・ウオール３５を形成する。
１２−（９）
イオン注入法を適用することに依り、ドーズ量を例えば
４ Ｘ １０ ” （Ｃ１”Ｅ程度、マタ、加速エネル
ギを例えば７０ （ＫｅＶ）程度とし、そして、二酸化
シリコン膜３３及びサイド・ウオール３５などをマスク
としてＡｓイオンの打ち込みを行なってｎ゛゛ソース領
域３６Ｓ並びにｎ゛型トドレイン領域３６Ｄ形成する。
４ Ｘ １０ ” （Ｃ１”Ｅ程度、マタ、加速エネル
ギを例えば７０ （ＫｅＶ）程度とし、そして、二酸化
シリコン膜３３及びサイド・ウオール３５などをマスク
としてＡｓイオンの打ち込みを行なってｎ゛゛ソース領
域３６Ｓ並びにｎ゛型トドレイン領域３６Ｄ形成する。
尚、このｎ゛゛ソース領域３６Ｓ及びｎ゛型トドレイン
領域３６Ｄ電極コンタクト窓域の役割を果たすことは云
うまでもない。
領域３６Ｄ電極コンタクト窓域の役割を果たすことは云
うまでもない。
第１３図参照
１３−（１）
ＣＶＤ法を通用することに依り、厚さ例えば１０００
（人］程度の二酸化シリコン及び厚さ例えば４０００
（入〕程度の燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる眉間絶縁膜３
７を形成する。
（人］程度の二酸化シリコン及び厚さ例えば４０００
（入〕程度の燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる眉間絶縁膜３
７を形成する。
１３−（２）
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエツチング・ガスをＣＨＦ、とするＲＩＥ法を適用
することに依り、眉間絶縁膜３７のエツチングを行なっ
てビット線コンタクト窓を形成し、その中にｎ゛゛ソー
ス領域３６Ｓの一部表面を露出させる。
及びエツチング・ガスをＣＨＦ、とするＲＩＥ法を適用
することに依り、眉間絶縁膜３７のエツチングを行なっ
てビット線コンタクト窓を形成し、その中にｎ゛゛ソー
ス領域３６Ｓの一部表面を露出させる。
１３−（３）
例えばスパッタリング法を適用することに依り、厚さ例
えば０．８〔μｍ〕程度のアルミニウム膜を形成し、こ
れを通常のフォト・リソグラフィ技術にてパターニング
し、ビット線３Ｂを形成する。
えば０．８〔μｍ〕程度のアルミニウム膜を形成し、こ
れを通常のフォト・リソグラフィ技術にてパターニング
し、ビット線３Ｂを形成する。
１３−（４）
ＣＶＤ法を適用することに依り、厚さ例えば１ （μｍ
）の燐珪酸ガラス（ｐｈｏｓｐｈｏｓ１１ｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなるカバー膜３９を形成す
る。
）の燐珪酸ガラス（ｐｈｏｓｐｈｏｓ１１ｉｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなるカバー膜３９を形成す
る。
この後、必要に応じて線電極・配線、絶縁膜、ボンディ
ング・パッドなど形成して完成する。
ング・パッドなど形成して完成する。
図では、通常の場合と逆になっているが、本発明の半導
体記憶装置は、トランスファ・ゲート・トランジスタの
下方にトレンチ形式の情報蓄積キャパシタと同様な構成
の情報蓄積キャパシタが設けられた構成になっていて、
しかも、トレンチは一切利用していないことが理解され
よう。尚、平坦化膜２８に貼り合わされた支持基板であ
るシリコン基板２９に予め半導体素子を作り込んでおき
、単結晶シリコン膜２２に形成された半導体素子と適宜
に導電接続すれば、三次元構造の半導体記憶装置が容易
に得られることは明らかである。
体記憶装置は、トランスファ・ゲート・トランジスタの
下方にトレンチ形式の情報蓄積キャパシタと同様な構成
の情報蓄積キャパシタが設けられた構成になっていて、
しかも、トレンチは一切利用していないことが理解され
よう。尚、平坦化膜２８に貼り合わされた支持基板であ
るシリコン基板２９に予め半導体素子を作り込んでおき
、単結晶シリコン膜２２に形成された半導体素子と適宜
に導電接続すれば、三次元構造の半導体記憶装置が容易
に得られることは明らかである。
本発明に依る半導体記憶装置及びその製造方法に於いて
は、素子間分離絶縁膜で囲まれた単結晶半導体膜にトラ
ンスファ・ゲート・トランジスタが作り込まれ、蓄積電
極に対応する開口をもつ埋め込み絶縁膜が素子間分離絶
縁膜と単結晶半導体膜とに接して設けられ、そして、開
口から柱状に突出して延びる蓄積電極が設けられ、その
蓄積電極はキャパシタ誘電体膜で、また、キャパシタ誘
電体膜及び前記埋め込み絶縁膜は対向電極で、更にまた
、対向電極は表面が平坦な絶縁膜でそれぞれ覆われ、そ
の平坦化された絶縁膜には支持基板が貼り合わされる。
は、素子間分離絶縁膜で囲まれた単結晶半導体膜にトラ
ンスファ・ゲート・トランジスタが作り込まれ、蓄積電
極に対応する開口をもつ埋め込み絶縁膜が素子間分離絶
縁膜と単結晶半導体膜とに接して設けられ、そして、開
口から柱状に突出して延びる蓄積電極が設けられ、その
蓄積電極はキャパシタ誘電体膜で、また、キャパシタ誘
電体膜及び前記埋め込み絶縁膜は対向電極で、更にまた
、対向電極は表面が平坦な絶縁膜でそれぞれ覆われ、そ
の平坦化された絶縁膜には支持基板が貼り合わされる。
前記構成を採ることで、トランスファ・ゲート・トラン
ジスタが存在する領域に立体的に情報蓄積キャパシタを
形成することができ、従って、メモリ・セルの平面的な
面積は小さく、また、その情報蓄積キャパシタは、トレ
ンチ・キャパシタと同様な構成であるにも拘わらず、ト
レンチの形成は一切不要であることから、それに纏わる
問題は全て解消され、更に、情報蓄積キャパシタは部分
に於ける凹凸は少なく、表面は平坦化されている。
ジスタが存在する領域に立体的に情報蓄積キャパシタを
形成することができ、従って、メモリ・セルの平面的な
面積は小さく、また、その情報蓄積キャパシタは、トレ
ンチ・キャパシタと同様な構成であるにも拘わらず、ト
レンチの形成は一切不要であることから、それに纏わる
問題は全て解消され、更に、情報蓄積キャパシタは部分
に於ける凹凸は少なく、表面は平坦化されている。
第１図乃至第１３図は本発明一実施例を説明する為の工
程要所に於ける半導体記憶装置の要部切断側面図、第１
４図はトレンチ・キャパシタをもつＤＲＡＭの従来例を
説明する為の要部切断側面図、第１５図はトレンチ・キ
ャパシタをもつＤＲＡＭの他の従来例を説明する為の要
部切断側面図、第１６図は樹枝状スタックド・キャパシ
タをもつＤＲＡＭの従来例を説明する為の要部切断側面
図を表している。 図に於いて、２１は仮基板、２２は単結晶シリコン膜、
２３は多結晶シリコン膜、２３′は蓄積電極、２４は窒
化シリコン膜、２５は埋め込み絶縁層、２６はキャパシ
タ誘電体膜、２７は対向電極、２８は平坦化膜、２９は
支持基板、３０は素子間分離絶縁膜、３１はゲート絶縁
膜、３２はゲート電極、３３は二酸化シリコン膜、３４
３並びに３６３はソース領域、３４Ｄ並びに３６Ｄはド
レイン領域、３７は眉間絶縁膜、３８はビット線、３９
はカバー膜をそれぞれ示している。
程要所に於ける半導体記憶装置の要部切断側面図、第１
４図はトレンチ・キャパシタをもつＤＲＡＭの従来例を
説明する為の要部切断側面図、第１５図はトレンチ・キ
ャパシタをもつＤＲＡＭの他の従来例を説明する為の要
部切断側面図、第１６図は樹枝状スタックド・キャパシ
タをもつＤＲＡＭの従来例を説明する為の要部切断側面
図を表している。 図に於いて、２１は仮基板、２２は単結晶シリコン膜、
２３は多結晶シリコン膜、２３′は蓄積電極、２４は窒
化シリコン膜、２５は埋め込み絶縁層、２６はキャパシ
タ誘電体膜、２７は対向電極、２８は平坦化膜、２９は
支持基板、３０は素子間分離絶縁膜、３１はゲート絶縁
膜、３２はゲート電極、３３は二酸化シリコン膜、３４
３並びに３６３はソース領域、３４Ｄ並びに３６Ｄはド
レイン領域、３７は眉間絶縁膜、３８はビット線、３９
はカバー膜をそれぞれ示している。
Claims (5)
- （１）素子間分離絶縁膜で囲まれ且つチャネル領域を介
して対向するソース領域及びドレイン領域が作り込まれ
た単結晶半導体膜と、 該素子間分離絶縁膜及び該単結晶半導体膜に接して形成
され情報蓄積キャパシタの蓄積電極に対応する開口をも
つ埋め込み絶縁膜と、 該開口を介して前記ソース領域或いはドレイン領域とコ
ンタクトし且つ柱状に突出して延びる情報蓄積キャパシ
タの蓄積電極と、 該蓄積電極を覆う情報蓄積キャパシタのキャパシタ誘電
体膜と、 該キャパシタ誘電体膜及び前記埋め込み絶縁膜を覆う情
報蓄積キャパシタの対向電極と、該対向電極を覆い表面
が平坦化されている絶縁膜と、 該平坦化された絶縁膜と貼り合わされている支持基板と を備えてなることを特徴とする半導体記憶装置。 - （２）支持基板内にも半導体素子が作り込まれているこ
とを特徴とする請求項１記載の半導体記憶装置。 - （３）仮基板と貼り合わされた単結晶シリコン膜上にシ
リコン膜を形成する工程と、 次いで、情報蓄積キャパシタの蓄積電極コンタクト窓と
なる部分を除き酸素イオンを注入して前記単結晶シリコ
ン膜とシリコン膜との界面に二酸化シリコンからなる埋
め込み絶縁膜を形成する工程と、 次いで、該シリコン膜のパターニングを行なって前記蓄
積電極コンタクト窓から柱状に突出して延びる情報蓄積
キャパシタの蓄積電極を形成する工程と、 次いで、該蓄積電極を覆う情報蓄積キャパシタのキャパ
シタ誘電体膜を形成する工程と、次いで、該キャパシタ
誘電体膜並びに前記埋め込み絶縁膜を覆う情報蓄積キャ
パシタの対向電極を形成する工程と、 次いで、該対向電極を埋め且つ表面が平坦化されている
絶縁膜を形成する工程と、 次いで、該平坦化された絶縁膜に支持基板を貼り合わせ
る工程と、 次いで、前記仮基板を除去して前記単結晶半導体膜にト
ランスファ・ゲート・トランジスタを作り込む工程と を含んでなることを特徴とする半導体記憶装置の製造方
法。 - （４）仮基板と貼り合わされた単結晶シリコン膜上に情
報蓄積電極コンタクト窓を有する埋め込み絶縁膜を形成
する工程と、 該埋め込み絶縁膜上に形成され且つ前記情報蓄積電極コ
ンタクト窓を介して前記単結晶シリコン膜とコンタクト
するシリコン膜を形成する工程と、 次いで、該シリコン膜のパターニングを行なって前記蓄
積電極コンタクト窓から柱状に突出して延びる情報蓄積
キャパシタの蓄積電極を形成する工程と、 次いで、該蓄積電極を覆う情報蓄積キャパシタのキャパ
シタ誘電体膜を形成する工程と、次いで、該キャパシタ
誘電体膜並びに前記埋め込み絶縁膜を覆う情報蓄積キャ
パシタの対向電極を形成する工程と、 次いで、該対向電極を埋め且つ表面が平坦化されている
絶縁膜を形成する工程と、 次いで、該平坦化された絶縁膜に支持基板を貼り合わせ
る工程と、 次いで、前記仮基板を除去して前記単結晶半導体膜にト
ランスファ・ゲート・トランジスタを作り込む工程と を含んでなることを特徴とする半導体記憶装置の製造方
法。 - （５）半導体素子が作り込まれた支持基板を平坦化され
た絶縁膜に貼り合わせる工程が含まれてなることを特徴
とする請求項３或いは４記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328306A JPH03190161A (ja) | 1989-12-20 | 1989-12-20 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328306A JPH03190161A (ja) | 1989-12-20 | 1989-12-20 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03190161A true JPH03190161A (ja) | 1991-08-20 |
Family
ID=18208760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1328306A Pending JPH03190161A (ja) | 1989-12-20 | 1989-12-20 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03190161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623164A (en) * | 1992-06-30 | 1997-04-22 | Siemens Aktiengesellschaft | Integrated semiconductor circuit or micromechanical component and process therefore |
-
1989
- 1989-12-20 JP JP1328306A patent/JPH03190161A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623164A (en) * | 1992-06-30 | 1997-04-22 | Siemens Aktiengesellschaft | Integrated semiconductor circuit or micromechanical component and process therefore |
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