JP2768758B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2768758B2 JP2768758B2 JP1257790A JP25779089A JP2768758B2 JP 2768758 B2 JP2768758 B2 JP 2768758B2 JP 1257790 A JP1257790 A JP 1257790A JP 25779089 A JP25779089 A JP 25779089A JP 2768758 B2 JP2768758 B2 JP 2768758B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関するもの
で、特に大きな段差構造を有する微細メモリ素子に使用
されるものである。
で、特に大きな段差構造を有する微細メモリ素子に使用
されるものである。
（従来の技術） 従来、例えば積層型DRAMは第７図（ａ）及び（ｂ）に
示すような構成をしている。なお、同図（ａ）は積層型
DRAMのセルアレー領域を示す断面図であり、同図（ｂ）
は、積層型DRAMの周辺回路領域を示す断面図である。ま
た、101はＰ型シリコン基板、102は素子分離絶縁膜、10
3a及び103bはソース・ドレイン領域、104はゲート絶縁
膜、105はゲート電極（ワード線を含む）、106はシリコ
ン酸化膜、107はコンタクトホール、108は第１のキャパ
シタ電極、109はキャパシタ絶縁膜、110は第２のキャパ
シタ電極、111は層間絶縁膜、112はコンタクトホール、
113はビット線、114は保護膜をそれぞれ示している。
示すような構成をしている。なお、同図（ａ）は積層型
DRAMのセルアレー領域を示す断面図であり、同図（ｂ）
は、積層型DRAMの周辺回路領域を示す断面図である。ま
た、101はＰ型シリコン基板、102は素子分離絶縁膜、10
3a及び103bはソース・ドレイン領域、104はゲート絶縁
膜、105はゲート電極（ワード線を含む）、106はシリコ
ン酸化膜、107はコンタクトホール、108は第１のキャパ
シタ電極、109はキャパシタ絶縁膜、110は第２のキャパ
シタ電極、111は層間絶縁膜、112はコンタクトホール、
113はビット線、114は保護膜をそれぞれ示している。
セルアレー領域（同図（ａ）参照）では、ソース・ド
レイン領域103a及び103b、ゲート絶縁膜104並びにゲー
ト電極105により、スイッチングトランジスタとしてのM
OSトランジスタが構成されている。また、第１及び第２
のキャパシタ電極108,110並びにキャパシタ絶縁膜109に
よりキャパシタが構成されている。さらに、前記MOSト
ランジスタ及びキャパシタからなるメモリセルアレイ上
に層間絶縁膜111が形成されている。また、層間絶縁膜1
11上にはビット線113及びその他必要な配線（図示せ
ず）が形成されている。
レイン領域103a及び103b、ゲート絶縁膜104並びにゲー
ト電極105により、スイッチングトランジスタとしてのM
OSトランジスタが構成されている。また、第１及び第２
のキャパシタ電極108,110並びにキャパシタ絶縁膜109に
よりキャパシタが構成されている。さらに、前記MOSト
ランジスタ及びキャパシタからなるメモリセルアレイ上
に層間絶縁膜111が形成されている。また、層間絶縁膜1
11上にはビット線113及びその他必要な配線（図示せ
ず）が形成されている。
これに対し、周辺回路領域（同図（ｂ）参照）では、
ほとんどの部分において素子分離絶縁膜102及びゲート
電極（ワード線）105又はMOSトランジスタ（図示せず）
のみが形成されている。即ち、第１及び第２のキャパシ
タ電極108,110等は形成されていない。
ほとんどの部分において素子分離絶縁膜102及びゲート
電極（ワード線）105又はMOSトランジスタ（図示せず）
のみが形成されている。即ち、第１及び第２のキャパシ
タ電極108,110等は形成されていない。
このため、周辺回路領域では、セルアレー領域に比べ
てビット線113等の配線がαだけ低い位置に形成される
ことになる。即ち、このような積層型DRAMは、層間絶縁
膜111上において、セルアレー領域と周辺回路領域との
間でαだけの段差が生じてしまう。
てビット線113等の配線がαだけ低い位置に形成される
ことになる。即ち、このような積層型DRAMは、層間絶縁
膜111上において、セルアレー領域と周辺回路領域との
間でαだけの段差が生じてしまう。
一方、高集積化されたDRAMを製造するためには、素子
を微細にすることが必要であるが、そのためには微細寸
法を解像するリソグラフィー技術が重要になってくる。
ところが、その解像度を上げるためにステッパレンズの
N.A.（開口数）を大きくすると、焦点深度が浅くなるこ
とが知られている。
を微細にすることが必要であるが、そのためには微細寸
法を解像するリソグラフィー技術が重要になってくる。
ところが、その解像度を上げるためにステッパレンズの
N.A.（開口数）を大きくすると、焦点深度が浅くなるこ
とが知られている。
従って、PEP（写真蝕刻工程）により、例えば高融点
金属をパターニングしビット線113等の配線を形成する
際、層間絶縁膜111の段差の上下において微細寸法を解
像することが難しくなってくる。これは、微細加工技術
の進歩の上で大きな妨げになっている。
金属をパターニングしビット線113等の配線を形成する
際、層間絶縁膜111の段差の上下において微細寸法を解
像することが難しくなってくる。これは、微細加工技術
の進歩の上で大きな妨げになっている。
（発明が解決しようとする課題） このように、従来の半導体記憶装置は、セルアレー領
域と周辺回路領域との間で段差が生じてしまうため、ビ
ット線等の配線を形成する際、その段差の上下において
微細寸法を解像することが難しくなるという欠点があっ
た。
域と周辺回路領域との間で段差が生じてしまうため、ビ
ット線等の配線を形成する際、その段差の上下において
微細寸法を解像することが難しくなるという欠点があっ
た。
そこで、本発明は、ビット線等の配線形成下の層間絶
縁膜を平坦化することにより、ビット線等の配線のPEP
時における製造マージンを向上させ、高歩留り、高信頼
性の半導体記憶装置及びその製造方法を提供することを
目的とする。
縁膜を平坦化することにより、ビット線等の配線のPEP
時における製造マージンを向上させ、高歩留り、高信頼
性の半導体記憶装置及びその製造方法を提供することを
目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体記憶装置
は、セルアレイ領域と周辺回路領域を有し、セルアレイ
領域に形成されるメモリセルアレイと、周辺回路領域に
形成される周辺回路と、前記メモリセルアレイ上に形成
される層間絶縁膜と、前記周辺回路上のほぼ全体に形成
され、少なくとも前記層間絶縁膜、前記メモリセルアレ
イのキャパシタ絶縁膜下のキャパシタ電極と同一の材質
からなる電気的に浮遊状態の導電膜を含む積層膜と、前
記層間絶縁膜及び前記積層膜上に形成される配線とを備
え、前記メモリセルアレイ上の前記層間絶縁膜の表面と
前記周辺回路上の前記積層膜の表面を実質的に等しくす
る。
は、セルアレイ領域と周辺回路領域を有し、セルアレイ
領域に形成されるメモリセルアレイと、周辺回路領域に
形成される周辺回路と、前記メモリセルアレイ上に形成
される層間絶縁膜と、前記周辺回路上のほぼ全体に形成
され、少なくとも前記層間絶縁膜、前記メモリセルアレ
イのキャパシタ絶縁膜下のキャパシタ電極と同一の材質
からなる電気的に浮遊状態の導電膜を含む積層膜と、前
記層間絶縁膜及び前記積層膜上に形成される配線とを備
え、前記メモリセルアレイ上の前記層間絶縁膜の表面と
前記周辺回路上の前記積層膜の表面を実質的に等しくす
る。
また、本発明の半導体記憶装置は、セルアレイ領域と
周辺回路領域を有し、セルアレイ領域に形成されるメモ
リセルアレイと、周辺回路領域に形成される周辺回路
と、前記メモリセルアレイ上に形成される層間絶縁膜
と、前記周辺回路上に形成され、少なくとも前記層間絶
縁膜、前記メモリセルアレイのキャパシタ絶縁膜上のキ
ャパシタ電極と同一の材質からなる電気的に浮遊状態の
導電膜を含む積層膜と、前記層間絶縁膜及び前記積層膜
上に形成される配線とを備え、前記メモリセルアレイ上
の前記層間絶縁膜の表面と前記周辺回路上の前記積層膜
の表面を実質的に等しくする。
周辺回路領域を有し、セルアレイ領域に形成されるメモ
リセルアレイと、周辺回路領域に形成される周辺回路
と、前記メモリセルアレイ上に形成される層間絶縁膜
と、前記周辺回路上に形成され、少なくとも前記層間絶
縁膜、前記メモリセルアレイのキャパシタ絶縁膜上のキ
ャパシタ電極と同一の材質からなる電気的に浮遊状態の
導電膜を含む積層膜と、前記層間絶縁膜及び前記積層膜
上に形成される配線とを備え、前記メモリセルアレイ上
の前記層間絶縁膜の表面と前記周辺回路上の前記積層膜
の表面を実質的に等しくする。
また、本発明の半導体記憶装置は、セルアレイ領域と
周辺回路領域を有し、セルアレイ領域に形成されるメモ
リセルアレイと、周辺回路領域に形成される周辺回路
と、前記メモリセルアレイ上に形成される層間絶縁膜
と、前記周辺回路上に形成され、少なくとも前記層間絶
縁膜、前記メモリセルアレイの第１のキャパシタ電極と
同一の材質からなる電気的に浮遊状態の第１の導電膜、
前記第１のキャパシタ電極にキャパシタ絶縁膜を挟んで
対向する第２のキャパシタ電極と同一の材質からなる電
気的に浮遊状態の第２の導電膜を含む積層膜と、前記層
間絶縁膜及び前記積層膜上に形成される配線とを備え、
前記メモリセルアレイ上の前記層間絶縁膜の表面と前記
周辺回路上の前記積層膜の表面を実質的に等しくする。
周辺回路領域を有し、セルアレイ領域に形成されるメモ
リセルアレイと、周辺回路領域に形成される周辺回路
と、前記メモリセルアレイ上に形成される層間絶縁膜
と、前記周辺回路上に形成され、少なくとも前記層間絶
縁膜、前記メモリセルアレイの第１のキャパシタ電極と
同一の材質からなる電気的に浮遊状態の第１の導電膜、
前記第１のキャパシタ電極にキャパシタ絶縁膜を挟んで
対向する第２のキャパシタ電極と同一の材質からなる電
気的に浮遊状態の第２の導電膜を含む積層膜と、前記層
間絶縁膜及び前記積層膜上に形成される配線とを備え、
前記メモリセルアレイ上の前記層間絶縁膜の表面と前記
周辺回路上の前記積層膜の表面を実質的に等しくする。
本発明の半導体記憶装置の製造方法は、セルアレイ領
域にMOSトランジスタを形成し、周辺回路領域に周辺回
路を形成し、前記MOSトランジスタの一方のソース・ド
レイン領域に達するコンタクトホールを開口し、全面に
導電膜を形成し、前記導電膜をパターニングすることに
より、前記セルアレイ領域に前記ソース・ドレイン領域
へ電気的に接続する第１のキャパシタ電極を形成し、前
記メモリセルアレイ領域と前記周辺回路領域の段差を緩
和するために前記周辺回路領域の全体に前記導電膜を残
存させ、全面にキャパシタ絶縁膜を形成し、前記キャパ
シタ絶縁膜上に第２のキャパシタ電極を形成し、全面に
表面が平坦化された層間絶縁膜を形成し、前記層間絶縁
膜上に配線を形成する、という一連の工程を備える。
域にMOSトランジスタを形成し、周辺回路領域に周辺回
路を形成し、前記MOSトランジスタの一方のソース・ド
レイン領域に達するコンタクトホールを開口し、全面に
導電膜を形成し、前記導電膜をパターニングすることに
より、前記セルアレイ領域に前記ソース・ドレイン領域
へ電気的に接続する第１のキャパシタ電極を形成し、前
記メモリセルアレイ領域と前記周辺回路領域の段差を緩
和するために前記周辺回路領域の全体に前記導電膜を残
存させ、全面にキャパシタ絶縁膜を形成し、前記キャパ
シタ絶縁膜上に第２のキャパシタ電極を形成し、全面に
表面が平坦化された層間絶縁膜を形成し、前記層間絶縁
膜上に配線を形成する、という一連の工程を備える。
また、本発明の半導体記憶装置の製造方法は、セルア
レイ領域にMOSトランジスタを形成し、周辺回路領域に
周辺回路を形成し、前記MOSトランジスタの一方のソー
ス・ドレイン領域に達するコンタクトホールを開口し、
前記ソース・ドレイン領域へ電気的に接続する第１のキ
ャパシタ電極を形成し、前記第１のキャパシタ電極上に
キャパシタ絶縁膜を形成し、全面に導電膜を形成し、前
記導電膜をパターニングすることにより、前記セルアレ
イ領域のキャパシタ絶縁膜上に第２のキャパシタ電極を
形成すると共に、前記メモリセルアレイ領域と前記周辺
回路領域の段差を緩和するために前記周辺回路領域に前
記導電膜を残存させ、全面に表面が平坦化された層間絶
縁膜を形成し、前記層間絶縁膜上に配線を形成する、と
いう一連の工程を備える。
レイ領域にMOSトランジスタを形成し、周辺回路領域に
周辺回路を形成し、前記MOSトランジスタの一方のソー
ス・ドレイン領域に達するコンタクトホールを開口し、
前記ソース・ドレイン領域へ電気的に接続する第１のキ
ャパシタ電極を形成し、前記第１のキャパシタ電極上に
キャパシタ絶縁膜を形成し、全面に導電膜を形成し、前
記導電膜をパターニングすることにより、前記セルアレ
イ領域のキャパシタ絶縁膜上に第２のキャパシタ電極を
形成すると共に、前記メモリセルアレイ領域と前記周辺
回路領域の段差を緩和するために前記周辺回路領域に前
記導電膜を残存させ、全面に表面が平坦化された層間絶
縁膜を形成し、前記層間絶縁膜上に配線を形成する、と
いう一連の工程を備える。
また、本発明の半導体記憶装置の製造方法は、セルア
レイ領域にMOSトランジスタを形成し、周辺回路領域に
周辺回路を形成し、前記MOSトランジスタの一方のソー
ス・ドレイン領域に達するコンタクトホールを開口し、
全面に第１の導電膜を形成し、前記第１の導電膜をパタ
ーニングすることにより、前記セルアレイ領域に前記ソ
ース・ドレイン領域へ電気的に接続する第１のキャパシ
タ電極を形成すると共に、前記メモリセルアレイ領域と
前記周辺回路領域の段差を緩和するために前記周辺回路
領域に前記第１の導電膜を残存させ、全面にキャパシタ
絶縁膜を形成し、全面に第２の導電膜を形成し、前記第
２の導電膜をパターニングすることにより、前記セルア
レイ領域のキャパシタ絶縁膜上に第２のキャパシタ電極
を形成すると共に、前記メモリセルアレイ領域と前記周
辺回路領域の段差を緩和するために前記周辺回路領域に
前記第２の導電膜を残存させ、全面に表面が平坦化され
た層間絶縁膜を形成し、前記層間絶縁膜上に配線を形成
する、という一連の工程を備える。
レイ領域にMOSトランジスタを形成し、周辺回路領域に
周辺回路を形成し、前記MOSトランジスタの一方のソー
ス・ドレイン領域に達するコンタクトホールを開口し、
全面に第１の導電膜を形成し、前記第１の導電膜をパタ
ーニングすることにより、前記セルアレイ領域に前記ソ
ース・ドレイン領域へ電気的に接続する第１のキャパシ
タ電極を形成すると共に、前記メモリセルアレイ領域と
前記周辺回路領域の段差を緩和するために前記周辺回路
領域に前記第１の導電膜を残存させ、全面にキャパシタ
絶縁膜を形成し、全面に第２の導電膜を形成し、前記第
２の導電膜をパターニングすることにより、前記セルア
レイ領域のキャパシタ絶縁膜上に第２のキャパシタ電極
を形成すると共に、前記メモリセルアレイ領域と前記周
辺回路領域の段差を緩和するために前記周辺回路領域に
前記第２の導電膜を残存させ、全面に表面が平坦化され
た層間絶縁膜を形成し、前記層間絶縁膜上に配線を形成
する、という一連の工程を備える。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を用いることで重複説明
を避けることにする。
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を用いることで重複説明
を避けることにする。
第１図は本発明の参考例に係わる半導体装置を積層型
DRAMに適用したものを示している。なお、同図（ａ）は
積層型DRAMのセルアレー領域を示す断面図であり、同図
（ｂ）は、積層型DRAMの周辺回路領域を示す断面図であ
る。
DRAMに適用したものを示している。なお、同図（ａ）は
積層型DRAMのセルアレー領域を示す断面図であり、同図
（ｂ）は、積層型DRAMの周辺回路領域を示す断面図であ
る。
Ｐ型シリコン基板101には素子分離絶縁膜102が形成さ
れており、この素子分離絶縁膜102により１メモリセル
領域がそれぞれ分離されている。１メモリセル領域内に
はN-型拡散層からなるソース・ドレイン領域103a及び10
3bが形成されている。また、ソース・ドレイン領域103a
及び103b間のチャネル領域上にはゲート絶縁膜104を介
してゲート電極（ワード線を含む）105が形成されてい
る。そして、ソース・ドレイン領域103a及び103b、ゲー
ト絶縁膜104並びにゲート電極105により、スイッチング
トランジスタとしてのMOSトランジスタが構成されてい
る。
れており、この素子分離絶縁膜102により１メモリセル
領域がそれぞれ分離されている。１メモリセル領域内に
はN-型拡散層からなるソース・ドレイン領域103a及び10
3bが形成されている。また、ソース・ドレイン領域103a
及び103b間のチャネル領域上にはゲート絶縁膜104を介
してゲート電極（ワード線を含む）105が形成されてい
る。そして、ソース・ドレイン領域103a及び103b、ゲー
ト絶縁膜104並びにゲート電極105により、スイッチング
トランジスタとしてのMOSトランジスタが構成されてい
る。
また、前記MOSトランジスタ上にはシリコン酸化膜106
が形成されている。このシリコン酸化膜106には、MOSト
ランジスタのソース・ドレイン領域103aに達するコンタ
クトホール107が形成されている。コンタクトホール107
には第１のキャパシタ電極108がソース・ドレイン領域1
03aに電気的に接触するように形成されている。また、
第１のキャパシタ電極108上にはキャパシタ絶縁膜109を
介して第２のキャパシタ電極110が形成されている。そ
して、第１のキャパシタ電極108、キャパシタ絶縁膜109
及び第２のキャパシタ電極110により、キャパシタが構
成されている。
が形成されている。このシリコン酸化膜106には、MOSト
ランジスタのソース・ドレイン領域103aに達するコンタ
クトホール107が形成されている。コンタクトホール107
には第１のキャパシタ電極108がソース・ドレイン領域1
03aに電気的に接触するように形成されている。また、
第１のキャパシタ電極108上にはキャパシタ絶縁膜109を
介して第２のキャパシタ電極110が形成されている。そ
して、第１のキャパシタ電極108、キャパシタ絶縁膜109
及び第２のキャパシタ電極110により、キャパシタが構
成されている。
さらに、周辺回路領域には周辺回路（ワード線105、M
OSトランジスタ等）が形成されている。また、周辺回路
上にはシリコン酸化膜106が形成されている。さらに、M
OSトランジスタ及びキャパシタからなるメモリセルアレ
イ並びにシリコン酸化膜106上には第１の層間絶縁膜111
が形成されている。また、セルアレー領域以外の領域、
即ち周辺回路領域における第１の層間絶縁膜111上に
は、第１の層間絶縁膜111とは材質が異なる層間絶縁膜1
15が形成されている。なお、第２の層間絶縁膜115の膜
厚は、第１の層間絶縁膜111上におけるセルアレー領域
と周辺回路領域との段差に等しくなっている。さらに、
セルアレイ領域において、第１の層間絶縁膜111にはMOS
トランジスタのソース・ドレイン領域103bに達するコン
タクトホール112が形成されている。また、第１及び第
２の層間絶縁膜111,115上には、ソース・ドレイン領域1
03bに電気的に接触するようなビット線113、及びその他
必要な配線（図示せず）が形成されている。また、ビッ
ト線113等の配線上には保護膜114が形成されている。
OSトランジスタ等）が形成されている。また、周辺回路
上にはシリコン酸化膜106が形成されている。さらに、M
OSトランジスタ及びキャパシタからなるメモリセルアレ
イ並びにシリコン酸化膜106上には第１の層間絶縁膜111
が形成されている。また、セルアレー領域以外の領域、
即ち周辺回路領域における第１の層間絶縁膜111上に
は、第１の層間絶縁膜111とは材質が異なる層間絶縁膜1
15が形成されている。なお、第２の層間絶縁膜115の膜
厚は、第１の層間絶縁膜111上におけるセルアレー領域
と周辺回路領域との段差に等しくなっている。さらに、
セルアレイ領域において、第１の層間絶縁膜111にはMOS
トランジスタのソース・ドレイン領域103bに達するコン
タクトホール112が形成されている。また、第１及び第
２の層間絶縁膜111,115上には、ソース・ドレイン領域1
03bに電気的に接触するようなビット線113、及びその他
必要な配線（図示せず）が形成されている。また、ビッ
ト線113等の配線上には保護膜114が形成されている。
次に、このような積層型のDRAMの製造方法について同
図を参照しながら詳細に説明する。
図を参照しながら詳細に説明する。
まず、Ｐ型シリコン基板101上に素子分離絶縁膜102を
形成することにより、素子分離絶縁膜102により分離さ
れる１メモリセル領域を形成する。また、基板101上に
ゲート絶縁膜104を形成した後、ゲート電極（ワード線
を含む）105を形成する。さらに、イオン注入法を用い
ることにより、ゲート電極105をマスクに例えばリン
（Ｐ）をイオン注入し、基板101の表面領域にN-型拡散
層からなるソース・ドレイン領域103a及び103bを形成す
る。これにより、ソース・ドレイン領域103a及び103b、
ゲート絶縁膜104並びにゲート電極105から構成されるス
イッチングトランジスタとしてのMOSトランジスタが形
成される。この時、周辺回路領域にもMOSトランジスタ
（図示せず）が形成される。
形成することにより、素子分離絶縁膜102により分離さ
れる１メモリセル領域を形成する。また、基板101上に
ゲート絶縁膜104を形成した後、ゲート電極（ワード線
を含む）105を形成する。さらに、イオン注入法を用い
ることにより、ゲート電極105をマスクに例えばリン
（Ｐ）をイオン注入し、基板101の表面領域にN-型拡散
層からなるソース・ドレイン領域103a及び103bを形成す
る。これにより、ソース・ドレイン領域103a及び103b、
ゲート絶縁膜104並びにゲート電極105から構成されるス
イッチングトランジスタとしてのMOSトランジスタが形
成される。この時、周辺回路領域にもMOSトランジスタ
（図示せず）が形成される。
次に、基板101の全表面にシリコン酸化膜106を形成す
る。また、シリコン酸化膜106にソース・ドレイン領域1
03aに達するコンタクトホール107を開口する。この後、
ソース・ドレイン領域103aに電気的に接触するような第
１のキャパシタ電極（例えば、不純物が高濃度にドープ
された多結晶シリコン膜）108を形成する。さらに、第
１のキャパシタ電極108上にキャパシタ絶縁膜（例えば
シリコン酸化膜）109を形成した後、第２のキャパシタ
電極（例えば不純物が高濃度にドープされた多結晶シリ
コン膜）110を形成する。これにより、第１及び第２の
キャパシタ電極108,110並びにキャパシタ絶縁膜109から
構成されるキャパシタが形成される。
る。また、シリコン酸化膜106にソース・ドレイン領域1
03aに達するコンタクトホール107を開口する。この後、
ソース・ドレイン領域103aに電気的に接触するような第
１のキャパシタ電極（例えば、不純物が高濃度にドープ
された多結晶シリコン膜）108を形成する。さらに、第
１のキャパシタ電極108上にキャパシタ絶縁膜（例えば
シリコン酸化膜）109を形成した後、第２のキャパシタ
電極（例えば不純物が高濃度にドープされた多結晶シリ
コン膜）110を形成する。これにより、第１及び第２の
キャパシタ電極108,110並びにキャパシタ絶縁膜109から
構成されるキャパシタが形成される。
次に、基板101の全表面に第１の層間絶縁膜（例えば
シリコン酸化膜、BPSG膜）111を形成する。この後、第
１の層間絶縁膜111上に、第１の層間絶縁膜11とは材質
が異なる第２の層間絶縁膜（例えばシリコン窒化膜（Si
N等）、シリコン酸化膜）115を形成する。なお、第２の
層間絶縁膜115の膜厚は、第１の層間絶縁膜111上におけ
るセルアレー領域と周辺回路領域との段差に等しくなる
ようにする。この後、フォトリソグラフィー法を用いる
ことにより、セルアレー領域に存在する第２の層間絶縁
膜115のみを除去し、その他の領域、即ち周辺回路領域
には第２の層間絶縁膜115を残存させる。
シリコン酸化膜、BPSG膜）111を形成する。この後、第
１の層間絶縁膜111上に、第１の層間絶縁膜11とは材質
が異なる第２の層間絶縁膜（例えばシリコン窒化膜（Si
N等）、シリコン酸化膜）115を形成する。なお、第２の
層間絶縁膜115の膜厚は、第１の層間絶縁膜111上におけ
るセルアレー領域と周辺回路領域との段差に等しくなる
ようにする。この後、フォトリソグラフィー法を用いる
ことにより、セルアレー領域に存在する第２の層間絶縁
膜115のみを除去し、その他の領域、即ち周辺回路領域
には第２の層間絶縁膜115を残存させる。
次に、セルアレイ領域において、第１の層間絶縁膜11
1にMOSトランジスタのソース・ドレイン領域103bに達す
るコンタクトホール112を形成する。この後、PEPによ
り、第１及び第２の層間絶縁膜111,115上には、ソース
・ドレイン領域103bに電気的に接触するようなビット線
（例えばアルミニウム（Al）、高融点金属）113、及び
その他必要な配線（図示せず）を形成する。また、ビッ
ト線113等の配線上には保護膜114を形成する。
1にMOSトランジスタのソース・ドレイン領域103bに達す
るコンタクトホール112を形成する。この後、PEPによ
り、第１及び第２の層間絶縁膜111,115上には、ソース
・ドレイン領域103bに電気的に接触するようなビット線
（例えばアルミニウム（Al）、高融点金属）113、及び
その他必要な配線（図示せず）を形成する。また、ビッ
ト線113等の配線上には保護膜114を形成する。
このような構成によれば、周辺回路領域のみに第１の
層間絶縁膜111とは材質が異なる第２の層間絶縁膜115が
形成されている。また、この第２の層間絶縁膜115の膜
厚は、第１の層間絶縁膜111上におけるセルアレー領域
と周辺回路領域との段差に等しくなっている。このた
め、第１及び第２の層間絶縁膜111,115上におけるセル
アレー領域と周辺回路領域との段差を緩和し又は完全に
無くすことができる。
層間絶縁膜111とは材質が異なる第２の層間絶縁膜115が
形成されている。また、この第２の層間絶縁膜115の膜
厚は、第１の層間絶縁膜111上におけるセルアレー領域
と周辺回路領域との段差に等しくなっている。このた
め、第１及び第２の層間絶縁膜111,115上におけるセル
アレー領域と周辺回路領域との段差を緩和し又は完全に
無くすことができる。
第２図は、Ｇ−lineステッパを用いたときの実用解像
力Ｒと、焦点深度DOFとの関係を示している。
力Ｒと、焦点深度DOFとの関係を示している。
即ち、微細パターンを解像するため、NA（開口数）を
大きくし実用解像力Ｒ（∝1/NA）を小さくしていくと、
焦点深度DOF（∝1/NA2）も浅くなってくる。このため、
例えばビット線のPEP時における加工技術の製造マージ
ンを大きく落とすことになるが、本発明によれば、ビッ
ト線形成下の層間絶縁膜が平坦化されている。よって、
微細パターンの解像のため浅い焦点深度DOFのレンズを
用いても、ビット線のPEP時における加工技術の製造マ
ージンを低下させることがなく、高歩留り、高信頼性の
微細メモリ素子を提供することができる。
大きくし実用解像力Ｒ（∝1/NA）を小さくしていくと、
焦点深度DOF（∝1/NA2）も浅くなってくる。このため、
例えばビット線のPEP時における加工技術の製造マージ
ンを大きく落とすことになるが、本発明によれば、ビッ
ト線形成下の層間絶縁膜が平坦化されている。よって、
微細パターンの解像のため浅い焦点深度DOFのレンズを
用いても、ビット線のPEP時における加工技術の製造マ
ージンを低下させることがなく、高歩留り、高信頼性の
微細メモリ素子を提供することができる。
なお、前記実施例において、ビット線等の配線形成下
の層間絶縁膜の平坦化のため、周辺回路領域のみに形成
される第２の層間絶縁膜115は、シリコン窒化膜やシリ
コン酸化膜をそのまま用いてもよいし、又多結晶シリコ
ン等の導電膜を形成した後、これを酸化することにより
得られるシリコン酸化膜を用いてもよい。
の層間絶縁膜の平坦化のため、周辺回路領域のみに形成
される第２の層間絶縁膜115は、シリコン窒化膜やシリ
コン酸化膜をそのまま用いてもよいし、又多結晶シリコ
ン等の導電膜を形成した後、これを酸化することにより
得られるシリコン酸化膜を用いてもよい。
第３図は本発明の第１の実施例に係わる半導体装置を
積層型DRAMに適用したものを示している。なお、同図
（ａ）は積層型DRAMのセルアレー領域を示す断面図であ
り、同図（ｂ）は、積層型DRAMの周辺回路領域を示す断
面図である。
積層型DRAMに適用したものを示している。なお、同図
（ａ）は積層型DRAMのセルアレー領域を示す断面図であ
り、同図（ｂ）は、積層型DRAMの周辺回路領域を示す断
面図である。
セルアレー領域には、ソース・ドレイン領域103a及び
103b、ゲート絶縁膜104並びにゲート電極105により構成
されるスイッチングトランジスタとしてのMOSトランジ
スタが形成されている。また、前記MOSトランジスタ上
にはシリコン酸化膜106が形成されている。さらに、第
１のキャパシタ電極108、キャパシタ絶縁膜109及び第２
のキャパシタ電極110により構成されるキャパシタが形
成されている。
103b、ゲート絶縁膜104並びにゲート電極105により構成
されるスイッチングトランジスタとしてのMOSトランジ
スタが形成されている。また、前記MOSトランジスタ上
にはシリコン酸化膜106が形成されている。さらに、第
１のキャパシタ電極108、キャパシタ絶縁膜109及び第２
のキャパシタ電極110により構成されるキャパシタが形
成されている。
また、周辺回路領域には、周辺回路（ワード線105、M
OSトランジスタ等）が形成されている。周辺回路上には
シリコン酸化膜106が形成されている。さらに、周辺回
路領域のシリコン酸化膜106上には、第１のキャパシタ
電極108と同一の材質からなる電気的に浮遊状態の導電
膜108′が形成されている。
OSトランジスタ等）が形成されている。周辺回路上には
シリコン酸化膜106が形成されている。さらに、周辺回
路領域のシリコン酸化膜106上には、第１のキャパシタ
電極108と同一の材質からなる電気的に浮遊状態の導電
膜108′が形成されている。
さらに、基板101の全表面には層間絶縁膜116が形成さ
れている。また、セルアレイ領域において、層間絶縁膜
116にはMOSトランジスタのソース・ドレイン領域103bに
達するコンタクトホール112が形成されている。さら
に、層間絶縁膜116上には、ソース・ドレイン領域103b
に電気的に接触するようなビット線113、及びその他必
要な配線（図示せず）が形成されている。また、ビット
線等の配線113上には保護膜114が形成されている。
れている。また、セルアレイ領域において、層間絶縁膜
116にはMOSトランジスタのソース・ドレイン領域103bに
達するコンタクトホール112が形成されている。さら
に、層間絶縁膜116上には、ソース・ドレイン領域103b
に電気的に接触するようなビット線113、及びその他必
要な配線（図示せず）が形成されている。また、ビット
線等の配線113上には保護膜114が形成されている。
次に、このような積層型DRAMの製造方法について同図
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
まず、前記参考例と同様にして、Ｐ型シリコン基板10
1上にソース・ドレイン領域103a及び103b、ゲート絶縁
膜104並びにゲート電極（ワード線を含む）105を形成す
る。
1上にソース・ドレイン領域103a及び103b、ゲート絶縁
膜104並びにゲート電極（ワード線を含む）105を形成す
る。
次に、基板101の全表面にシリコン酸化膜106を形成す
る。また、シリコン酸化膜106にソース・ドレイン領域1
03aに達するコンタクトホール107を開口する。この後、
シリコン酸化膜106上に例えば不純物が高濃度にドープ
された多結晶シリコン膜（導電膜）を堆積形成する。ま
た、前記多結晶シリコン膜をパターニングすることによ
り、セルアレイ領域にソース・ドレイン領域103aへ電気
的に接触するような第１のキャパシタ電極108を形成す
ると共に、周辺回路領域に多結晶シリコン膜108′を残
存させる。
る。また、シリコン酸化膜106にソース・ドレイン領域1
03aに達するコンタクトホール107を開口する。この後、
シリコン酸化膜106上に例えば不純物が高濃度にドープ
された多結晶シリコン膜（導電膜）を堆積形成する。ま
た、前記多結晶シリコン膜をパターニングすることによ
り、セルアレイ領域にソース・ドレイン領域103aへ電気
的に接触するような第１のキャパシタ電極108を形成す
ると共に、周辺回路領域に多結晶シリコン膜108′を残
存させる。
次に、第１のキャパシタ電極108上にキャパシタ絶縁
膜（例えばシリコン酸化膜）109を形成する。また、こ
のキャパシタ絶縁膜109上に例えば多結晶シリコン膜を
形成する。この後、前記多結晶シリコン膜にリン等の不
純物をイオン注入し、900℃、120分程度の熱処理を行っ
て、前記多結晶シリコン膜を導電性にする。この後、前
記多結晶シリコン膜のパターニングを行い、セルアレイ
領域に第２のキャパシタ電極110を形成する。
膜（例えばシリコン酸化膜）109を形成する。また、こ
のキャパシタ絶縁膜109上に例えば多結晶シリコン膜を
形成する。この後、前記多結晶シリコン膜にリン等の不
純物をイオン注入し、900℃、120分程度の熱処理を行っ
て、前記多結晶シリコン膜を導電性にする。この後、前
記多結晶シリコン膜のパターニングを行い、セルアレイ
領域に第２のキャパシタ電極110を形成する。
次に、基板101の全表面に層間絶縁膜（例えばシリコ
ン酸化膜、BPSG膜）116を形成する。この時、層間絶縁
膜116上におけるセルアレー領域と周辺回路領域との段
差は、多結晶シリコン膜108′によって緩和され又は完
全に無くなっている。この後、セルアレイ領域におい
て、層間絶縁膜116にMOSトランジスタのソース・ドレイ
ン領域103bに達するコンタクトホール112を形成する。
また、PEPにより、層間絶縁膜116上には、ソース・ドレ
イン領域103bに電気的に接触するようなビット線（例え
ばアルミニウム（Al）、高融点金属）113、及びその他
必要な配線（図示せず）を形成する。さらに、ビット線
113等の配線上には保護膜114を形成する。
ン酸化膜、BPSG膜）116を形成する。この時、層間絶縁
膜116上におけるセルアレー領域と周辺回路領域との段
差は、多結晶シリコン膜108′によって緩和され又は完
全に無くなっている。この後、セルアレイ領域におい
て、層間絶縁膜116にMOSトランジスタのソース・ドレイ
ン領域103bに達するコンタクトホール112を形成する。
また、PEPにより、層間絶縁膜116上には、ソース・ドレ
イン領域103bに電気的に接触するようなビット線（例え
ばアルミニウム（Al）、高融点金属）113、及びその他
必要な配線（図示せず）を形成する。さらに、ビット線
113等の配線上には保護膜114を形成する。
このような構成によれば、メモリセル領域の第１のキ
ャパシタ電極108の形成と同時に、周辺回路領域に多結
晶シリコン膜108′を残存させている。このため、第２
の層間絶縁膜111上におけるセルアレー領域と周辺回路
領域との段差は、多結晶シリコン膜108′により緩和さ
れ又は完全に無くすことができる。即ち、ビット線113
等の配線形成下の層間絶縁膜116が平坦化され、ビット
線113等の配線のPEP時における加工技術の製造マージン
を向上させることができる。
ャパシタ電極108の形成と同時に、周辺回路領域に多結
晶シリコン膜108′を残存させている。このため、第２
の層間絶縁膜111上におけるセルアレー領域と周辺回路
領域との段差は、多結晶シリコン膜108′により緩和さ
れ又は完全に無くすことができる。即ち、ビット線113
等の配線形成下の層間絶縁膜116が平坦化され、ビット
線113等の配線のPEP時における加工技術の製造マージン
を向上させることができる。
第４図は本発明の第２の実施例に係わる半導体装置を
積層型DRAMに適用したものを示している。なお、同図
（ａ）は積層型DRAMのセルアレー領域を示す断面図であ
り、同図（ｂ）は、積層型DRAMの周辺回路領域を示す断
面図である。
積層型DRAMに適用したものを示している。なお、同図
（ａ）は積層型DRAMのセルアレー領域を示す断面図であ
り、同図（ｂ）は、積層型DRAMの周辺回路領域を示す断
面図である。
セルアレー領域には、ソース・ドレイン領域103a及び
103b、ゲート絶縁膜104並びにゲート電極105により構成
されるスイッチングトランジスタとしてのMOSトランジ
スタが形成されている。また、前記MOSトランジスタ上
にはシリコン酸化膜106が形成されている。さらに、第
１のキャパシタ電極108、キャパシタ絶縁膜109及び第２
のキャパシタ電極110により構成されるキャパシタが形
成されている。
103b、ゲート絶縁膜104並びにゲート電極105により構成
されるスイッチングトランジスタとしてのMOSトランジ
スタが形成されている。また、前記MOSトランジスタ上
にはシリコン酸化膜106が形成されている。さらに、第
１のキャパシタ電極108、キャパシタ絶縁膜109及び第２
のキャパシタ電極110により構成されるキャパシタが形
成されている。
また、周辺回路領域には、周辺回路（ワード線105、M
OSトランジスタ等）が形成されている。周辺回路上には
シリコン酸化膜106が形成されている。さらに、周辺回
路領域のシリコン酸化膜106上には、第２のキャパシタ
電極110と同一の材質からなる電気的に浮遊状態の導電
膜110′が形成されている。
OSトランジスタ等）が形成されている。周辺回路上には
シリコン酸化膜106が形成されている。さらに、周辺回
路領域のシリコン酸化膜106上には、第２のキャパシタ
電極110と同一の材質からなる電気的に浮遊状態の導電
膜110′が形成されている。
さらに、基板101の全表面には層間絶縁膜116が形成さ
れている。また、セルアレイ領域において、層間絶縁膜
116にはMOSトランジスタのソース・ドレイン領域103bに
達するコンタクトホール112が形成されている。さら
に、層間絶縁膜116上には、ソース・ドレイン領域103b
に電気的に接触するようなビット線113、及びその他必
要な配線（図示せず）が形成されている。また、ビット
線113等の配線上には保護膜114が形成されている。
れている。また、セルアレイ領域において、層間絶縁膜
116にはMOSトランジスタのソース・ドレイン領域103bに
達するコンタクトホール112が形成されている。さら
に、層間絶縁膜116上には、ソース・ドレイン領域103b
に電気的に接触するようなビット線113、及びその他必
要な配線（図示せず）が形成されている。また、ビット
線113等の配線上には保護膜114が形成されている。
次に、このような積層型DRAMの製造方法について同図
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
まず、前記参考例と同様にして、Ｐ型シリコン基板10
1上にソース・ドレイン領域103a及び103b、ゲート絶縁
膜104並びにゲート電極（ワード線を含む）105を形成す
る。
1上にソース・ドレイン領域103a及び103b、ゲート絶縁
膜104並びにゲート電極（ワード線を含む）105を形成す
る。
次に、基板101の全表面にシリコン酸化膜106を形成す
る。また、シリコン酸化膜106にMOSトランジスタのソー
ス・ドレイン領域103aに達するコンタクトホール107を
開口する。この後、シリコン酸化膜106上に例えば不純
物が高濃度にドープされた多結晶シリコン膜を堆積形成
する。また、前記多結晶シリコン膜をパターニングする
ことにより、セルアレイ領域にソース・ドレイン領域10
3aへ電気的に接触するような第１のキャパシタ電極108
を形成する。
る。また、シリコン酸化膜106にMOSトランジスタのソー
ス・ドレイン領域103aに達するコンタクトホール107を
開口する。この後、シリコン酸化膜106上に例えば不純
物が高濃度にドープされた多結晶シリコン膜を堆積形成
する。また、前記多結晶シリコン膜をパターニングする
ことにより、セルアレイ領域にソース・ドレイン領域10
3aへ電気的に接触するような第１のキャパシタ電極108
を形成する。
次に、第１のキャパシタ電極108上にキャパシタ絶縁
膜（例えばシリコン酸化膜）109を形成する。また、こ
のキャパシタ絶縁膜109上に例えば多結晶シリコン膜を
形成する。この後、前記多結晶シリコン膜にリン等の不
純物をイオン注入し、900℃、120分程度の熱処理を行っ
て、前記多結晶シリコン膜を導電性にする。この後、前
記多結晶シリコン膜のパターニングを行い、セルアレイ
領域のキャパシタ絶縁膜109上に第２のキャパシタ電極1
10を形成すると共に、周辺回路領域に多結晶シリコン膜
（導電膜）110′を残存させる。
膜（例えばシリコン酸化膜）109を形成する。また、こ
のキャパシタ絶縁膜109上に例えば多結晶シリコン膜を
形成する。この後、前記多結晶シリコン膜にリン等の不
純物をイオン注入し、900℃、120分程度の熱処理を行っ
て、前記多結晶シリコン膜を導電性にする。この後、前
記多結晶シリコン膜のパターニングを行い、セルアレイ
領域のキャパシタ絶縁膜109上に第２のキャパシタ電極1
10を形成すると共に、周辺回路領域に多結晶シリコン膜
（導電膜）110′を残存させる。
この後、前記第２の実施例と同様にして、層間絶縁膜
（例えばシリコン酸化膜、BPSG膜）116、ビット線（例
えばアルミニウム（Al）、高融点金属）113等の配線及
び保護膜114を形成する。
（例えばシリコン酸化膜、BPSG膜）116、ビット線（例
えばアルミニウム（Al）、高融点金属）113等の配線及
び保護膜114を形成する。
このような構成によれば、メモリセル領域の第２のキ
ャパシタ電極110の形成と同時に、周辺回路領域に多結
晶シリコン膜110′を残存させている。このため、層間
絶縁膜116上におけるセルアレー領域と周辺回路領域と
の段差は、多結晶シリコン膜110′により緩和され又は
完全に無くすことができる。即ち、ビット線113等の配
線形成下の層間絶縁膜116が平坦化され、ビット線113等
の配線のPEP時における加工技術の製造マージンを向上
させることができる。
ャパシタ電極110の形成と同時に、周辺回路領域に多結
晶シリコン膜110′を残存させている。このため、層間
絶縁膜116上におけるセルアレー領域と周辺回路領域と
の段差は、多結晶シリコン膜110′により緩和され又は
完全に無くすことができる。即ち、ビット線113等の配
線形成下の層間絶縁膜116が平坦化され、ビット線113等
の配線のPEP時における加工技術の製造マージンを向上
させることができる。
第５図は本発明の第３の実施例に係わる半導体装置を
積層型DRAMに適用したものを示している。なお、同図
（ａ）は積層型DRAMのセルアレー領域を示す断面図であ
り、同図（ｂ）は、積層型DRAMの周辺回路領域を示す断
面図である。
積層型DRAMに適用したものを示している。なお、同図
（ａ）は積層型DRAMのセルアレー領域を示す断面図であ
り、同図（ｂ）は、積層型DRAMの周辺回路領域を示す断
面図である。
セルアレー領域には、ソース・ドレイン領域103a及び
103b、ゲート絶縁膜104並びにゲート電極105により構成
されるスイッチングトランジスタとしてのMOSトランジ
スタが形成されている。また、前記MOSトランジスタ上
にはシリコン酸化膜106が形成されている。さらに、第
１のキャパシタ電極108、キャパシタ絶縁膜109及び第２
のキャパシタ電極110により構成されるキャパシタが形
成されている。
103b、ゲート絶縁膜104並びにゲート電極105により構成
されるスイッチングトランジスタとしてのMOSトランジ
スタが形成されている。また、前記MOSトランジスタ上
にはシリコン酸化膜106が形成されている。さらに、第
１のキャパシタ電極108、キャパシタ絶縁膜109及び第２
のキャパシタ電極110により構成されるキャパシタが形
成されている。
また、周辺回路領域には周辺回路（ワード線105、MOS
トランジスタ等）が形成されている。周辺回路上にはシ
リコン酸化膜106が形成されている。さらに、周辺回路
領域のシリコン酸化膜106上には、第１のキャパシタ電
極108と同一の材質からなる電気的に浮遊状態の導電膜1
08′が形成されている。また、導電膜108′上にはキャ
パシタ絶縁膜109が形成されている。さらに、周辺回路
領域のキャパシタ絶縁膜109上には、第２のキャパシタ
電極110と同一の材質からなる電気的に浮遊状態の導電
膜110′が形成されている。
トランジスタ等）が形成されている。周辺回路上にはシ
リコン酸化膜106が形成されている。さらに、周辺回路
領域のシリコン酸化膜106上には、第１のキャパシタ電
極108と同一の材質からなる電気的に浮遊状態の導電膜1
08′が形成されている。また、導電膜108′上にはキャ
パシタ絶縁膜109が形成されている。さらに、周辺回路
領域のキャパシタ絶縁膜109上には、第２のキャパシタ
電極110と同一の材質からなる電気的に浮遊状態の導電
膜110′が形成されている。
さらに、基板101の全表面には層間絶縁膜116が形成さ
れている。また、セルアレイ領域において、層間絶縁膜
116にはMOSトランジスタのソース・ドレイン領域103bに
達するコンタクトホール112が開口されている。さら
に、層間絶縁膜116上には、ソース・ドレイン領域103b
に電気的に接触するようなビット線113、及びその他必
要な配線（図示せず）が形成されている。また、ビット
線113等の配線上には保護膜114が形成されている。
れている。また、セルアレイ領域において、層間絶縁膜
116にはMOSトランジスタのソース・ドレイン領域103bに
達するコンタクトホール112が開口されている。さら
に、層間絶縁膜116上には、ソース・ドレイン領域103b
に電気的に接触するようなビット線113、及びその他必
要な配線（図示せず）が形成されている。また、ビット
線113等の配線上には保護膜114が形成されている。
次に、このような積層型DRAMの製造方法について同図
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
まず、前記参考例と同様にして、Ｐ型シリコン基板10
1上にソース・ドレイン領域103a及び103b、ゲート絶縁
膜104並びにゲート電極（ワード線を含む）105を形成す
る。
1上にソース・ドレイン領域103a及び103b、ゲート絶縁
膜104並びにゲート電極（ワード線を含む）105を形成す
る。
次に、基板101の全表面にシリコン酸化膜106を形成す
る。また、シリコン酸化膜106にMOSトランジスタのソー
ス・ドレイン領域103aに達するコンタクトホール107を
開口する。この後、シリコン酸化膜106上に例えば不純
物が高濃度にドープされた多結晶シリコン膜（第１の導
電膜）を堆積形成する。また、前記多結晶シリコン膜を
パターニングすることにより、セルアレイ領域にソース
・ドレイン領域103aへ電気的に接触するような第１のキ
ャパシタ電極108を形成すると共に、周辺回路領域に多
結晶シリコン膜108″を残存させる。
る。また、シリコン酸化膜106にMOSトランジスタのソー
ス・ドレイン領域103aに達するコンタクトホール107を
開口する。この後、シリコン酸化膜106上に例えば不純
物が高濃度にドープされた多結晶シリコン膜（第１の導
電膜）を堆積形成する。また、前記多結晶シリコン膜を
パターニングすることにより、セルアレイ領域にソース
・ドレイン領域103aへ電気的に接触するような第１のキ
ャパシタ電極108を形成すると共に、周辺回路領域に多
結晶シリコン膜108″を残存させる。
次に、基板101の全表面にキャパシタ絶縁膜（例えば
シリコン酸化膜）109を形成する。また、このキャパシ
タ絶縁膜109上に例えば多結晶シリコン膜を形成する。
この後、前記多結晶シリコン膜にリン等の不純物をイオ
ン注入し、900℃、120分程度の熱処理を行って、前記多
結晶シリコン膜を導電性にする。この後、前記多結晶シ
リコン膜のパターニングを行い、セルアレイ領域に第２
のキャパシタ電極110を形成すると共に、周辺回路領域
に多結晶シリコン膜（第２の導電膜）110″を残存させ
る。
シリコン酸化膜）109を形成する。また、このキャパシ
タ絶縁膜109上に例えば多結晶シリコン膜を形成する。
この後、前記多結晶シリコン膜にリン等の不純物をイオ
ン注入し、900℃、120分程度の熱処理を行って、前記多
結晶シリコン膜を導電性にする。この後、前記多結晶シ
リコン膜のパターニングを行い、セルアレイ領域に第２
のキャパシタ電極110を形成すると共に、周辺回路領域
に多結晶シリコン膜（第２の導電膜）110″を残存させ
る。
この後、前記第１の実施例と同様にして、層間絶縁膜
（例えばシリコン酸化膜、BPSG膜）116、ビット線（例
えばアルミニウム（Al）、高融点金属）113等の配線及
び保護膜114を形成する。
（例えばシリコン酸化膜、BPSG膜）116、ビット線（例
えばアルミニウム（Al）、高融点金属）113等の配線及
び保護膜114を形成する。
このような構成でも、周辺回路領域には多結晶シリコ
ン膜108″及び110″が存在しているため、ビット線113
等の配線形成下が平坦化され、前記第１及び第２の実施
例と同様の効果を得ることができる。
ン膜108″及び110″が存在しているため、ビット線113
等の配線形成下が平坦化され、前記第１及び第２の実施
例と同様の効果を得ることができる。
ところで、前記第１乃至第３の実施例において、多結
晶シリコン膜（導電膜）108′,110′等には、他の導電
膜との短絡を避けるため、後にコンタクトホール117を
開口する部分に、あらかじめそのコンタクトホール117
より大きな穴118を開けておくのがよい（第６図参
照）。また、多結晶シリコン膜（導電膜）108′,110′
等は、酸化することによりシリコン酸化膜に変換しても
構わない。さらに、周辺回路を構成する素子によって、
その領域ごとに段差が異なる場合には、これらの実施例
を組み合わせることにより、基板101上を全体的に平坦
化することもできる。
晶シリコン膜（導電膜）108′,110′等には、他の導電
膜との短絡を避けるため、後にコンタクトホール117を
開口する部分に、あらかじめそのコンタクトホール117
より大きな穴118を開けておくのがよい（第６図参
照）。また、多結晶シリコン膜（導電膜）108′,110′
等は、酸化することによりシリコン酸化膜に変換しても
構わない。さらに、周辺回路を構成する素子によって、
その領域ごとに段差が異なる場合には、これらの実施例
を組み合わせることにより、基板101上を全体的に平坦
化することもできる。
［発明の効果］ 以上、説明したように、本発明の半導体記憶装置及び
その製造方法によれば、次のような効果を奏する。
その製造方法によれば、次のような効果を奏する。
周辺回路領域におけるビット線等の配線形成下には、
メモリセルアレイを構成するキャパシタ電極のいずれか
一方と同一の材質からなる電気的に浮遊状態の導電膜が
形成されている。このため、ビット線等の配線形成下の
段差を緩和し又は完全に無くすことができ、高歩留り、
高信頼性の半導体記憶装置を提供できる。
メモリセルアレイを構成するキャパシタ電極のいずれか
一方と同一の材質からなる電気的に浮遊状態の導電膜が
形成されている。このため、ビット線等の配線形成下の
段差を緩和し又は完全に無くすことができ、高歩留り、
高信頼性の半導体記憶装置を提供できる。
第１図は本発明の参考例に係わる積層型DRAMを示す断面
図、第２図はＧ−lineステッパを用いたときの実用解像
力Ｒと、焦点深度DOFとの関係を示す図、第３図は本発
明の第１の実施例に係わる積層型DRAMを示す断面図、第
４図は本発明の第２の実施例に係わる積層型DRAMを示す
断面図、第５図は本発明の第３の実施例に係わる積層型
DRAMを示す断面図、第６図は本発明に係わる積層型DRAM
のコンタクトホール部分を示す図、第７図は従来の積層
型DRAMを示す断面図である。 101……Ｐ型シリコン基板、102……素子分離絶縁膜、10
3a,103b……ソース・ドレイン領域、104……ゲート絶縁
膜、105……ゲート電極、106……シリコン酸化膜、107,
112……コンタクトホール、108……第１のキャパシタ電
極、108′,110′……多結晶シリコン膜（導電膜）、10
8″……多結晶シリコン膜（第１の導電膜）,110″……
多結晶シリコン膜（第２の導電膜）、109,109′……キ
ャパシタ絶縁膜、110……第２のキャパシタ電極、111…
…第１の層間絶縁膜、113……ビット線、114……保護
膜、115……第２の層間絶縁膜、116……層間絶縁膜。
図、第２図はＧ−lineステッパを用いたときの実用解像
力Ｒと、焦点深度DOFとの関係を示す図、第３図は本発
明の第１の実施例に係わる積層型DRAMを示す断面図、第
４図は本発明の第２の実施例に係わる積層型DRAMを示す
断面図、第５図は本発明の第３の実施例に係わる積層型
DRAMを示す断面図、第６図は本発明に係わる積層型DRAM
のコンタクトホール部分を示す図、第７図は従来の積層
型DRAMを示す断面図である。 101……Ｐ型シリコン基板、102……素子分離絶縁膜、10
3a,103b……ソース・ドレイン領域、104……ゲート絶縁
膜、105……ゲート電極、106……シリコン酸化膜、107,
112……コンタクトホール、108……第１のキャパシタ電
極、108′,110′……多結晶シリコン膜（導電膜）、10
8″……多結晶シリコン膜（第１の導電膜）,110″……
多結晶シリコン膜（第２の導電膜）、109,109′……キ
ャパシタ絶縁膜、110……第２のキャパシタ電極、111…
…第１の層間絶縁膜、113……ビット線、114……保護
膜、115……第２の層間絶縁膜、116……層間絶縁膜。
Claims (6)
- 【請求項１】セルアレイ領域と周辺回路領域を有する半
導体記憶装置において、セルアレイ領域に形成されるメ
モリセルアレイと、周辺回路領域に形成される周辺回路
と、前記メモリセルアレイ上に形成される層間絶縁膜
と、前記周辺回路上のほぼ全体に形成され、少なくとも
前記層間絶縁膜、前記メモリセルアレイのキャパシタ絶
縁膜下のキャパシタ電極と同一の材質からなる電気的に
浮遊状態の導電膜を含む積層膜と、前記層間絶縁膜及び
前記積層膜上に形成される配線とを具備し、前記メモリ
セルアレイ上の前記層間絶縁膜の表面と前記周辺回路上
の前記積層膜の表面を実質的に等しくすることを特徴と
する半導体記憶装置。 - 【請求項２】セルアレイ領域と周辺回路領域を有する半
導体記憶装置において、セルアレイ領域に形成されるメ
モリセルアレイと、周辺回路領域に形成される周辺回路
と、前記メモリセルアレイ上に形成される層間絶縁膜
と、前記周辺回路上に形成され、少なくとも前記層間絶
縁膜、前記メモリセルアレイのキャパシタ絶縁膜上のキ
ャパシタ電極と同一の材質からなる電気的に浮遊状態の
導電膜を含む積層膜と、前記層間絶縁膜及び前記積層膜
上に形成される配線とを具備し、前記メモリセルアレイ
上の前記層間絶縁膜の表面と前記周辺回路上の前記積層
膜の表面を実質的に等しくすることを特徴とする半導体
記憶装置。 - 【請求項３】セルアレイ領域と周辺回路領域を有する半
導体記憶装置において、セルアレイ領域に形成されるメ
モリセルアレイと、周辺回路領域に形成される周辺回路
と、前記メモリセルアレイ上に形成される層間絶縁膜
と、前記周辺回路上に形成され、少なくとも前記層間絶
縁膜、前記メモリセルアレイの第１のキャパシタ電極と
同一の材質からなる電気的に浮遊状態の第１の導電膜、
前記第１のキャパシタ電極にキャパシタ絶縁膜を挟んで
対向する第２のキャパシタ電極と同一の材質からなる電
気的に浮遊状態の第２の導電膜を含む積層膜と、前記層
間絶縁膜及び前記積層膜上に形成される配線とを具備
し、前記メモリセルアレイ上の前記層間絶縁膜の表面と
前記周辺回路上の前記積層膜の表面を実質的に等しくす
ることを特徴とする半導体記憶装置。 - 【請求項４】セルアレイ領域と周辺回路領域を有する半
導体記憶装置の製造方法において、セルアレイ領域にMO
Sトランジスタを形成する工程と、周辺回路領域に周辺
回路を形成する工程と、前記MOSトランジスタの一方の
ソース・ドレイン領域に達するコンタクトホールを開口
する工程と、全面に導電膜を形成する工程と、前記導電
膜をパターニングすることにより、前記セルアレイ領域
に前記ソース・ドレイン領域へ電気的に接続する第１の
キャパシタ電極を形成すると共に、前記メモリセルアレ
イ領域と前記周辺回路領域の段差を緩和するために前記
周辺回路領域の全体に前記導電膜を残存させる工程と、
全面にキャパシタ絶縁膜を形成する工程と、前記キャパ
シタ絶縁膜上に第２のキャパシタ電極を形成する工程
と、全面に表面が平坦化された層間絶縁膜を形成する工
程と、前記層間絶縁膜上に配線を形成する工程とを具備
することを特徴とする半導体記憶装置の製造方法。 - 【請求項５】セルアレイ領域と周辺回路領域を有する半
導体記憶装置の製造方法において、セルアレイ領域にMO
Sトランジスタを形成する工程と、周辺回路領域に周辺
回路を形成する工程と、前記MOSトランジスタの一方の
ソース・ドレイン領域に達するコンタクトホールを開口
する工程と、前記ソース・ドレイン領域へ電気的に接続
する第１のキャパシタ電極を形成する工程と、前記第１
のキャパシタ電極上にキャパシタ絶縁膜を形成する工程
と、全面に導電膜を形成する工程と、前記導電膜をパタ
ーニングすることにより、前記セルアレイ領域のキャパ
シタ絶縁膜上に第２のキャパシタ電極を形成すると共
に、前記メモリセルアレイ領域と前記周辺回路領域の段
差を緩和するために前記周辺回路領域に前記導電膜を残
存させる工程と、全面に表面が平坦化された層間絶縁膜
を形成する工程と、前記層間絶縁膜上に配線を形成する
工程とを具備することを特徴とする半導体記憶装置の製
造方法。 - 【請求項６】セルアレイ領域と周辺回路領域を有する半
導体記憶装置の製造方法において、セルアレイ領域にMO
Sトランジスタを形成する工程と、周辺回路領域に周辺
回路を形成する工程と、前記MOSトランジスタの一方の
ソース・ドレイン領域に達するコンタクトホールを開口
する工程と、全面に第１の導電膜を形成する工程と、前
記第１の導電膜をパターニングすることにより、前記セ
ルアレイ領域に前記ソース・ドレイン領域へ電気的に接
続する第１のキャパシタ電極を形成すると共に、前記メ
モリセルアレイ領域と前記周辺回路領域の段差を緩和す
るために前記周辺回路領域に前記第１の導電膜を残存さ
せる工程と、全面にキャパシタ絶縁膜を形成する工程
と、全面に第２の導電膜を形成する工程と、前記第２の
導電膜をパターニングすることにより、前記セルアレイ
領域のキャパシタ絶縁膜上に第２のキャパシタ電極を形
成すると共に、前記メモリセルアレイ領域と前記周辺回
路領域の段差を緩和するために前記周辺回路領域に前記
第２の導電膜を残存させる工程と、全面に表面が平坦化
された層間絶縁膜を形成する工程と、前記層間絶縁膜上
に配線を形成する工程とを具備することを特徴とする半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257790A JP2768758B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257790A JP2768758B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120864A JPH03120864A (ja) | 1991-05-23 |
| JP2768758B2 true JP2768758B2 (ja) | 1998-06-25 |
Family
ID=17311144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1257790A Expired - Fee Related JP2768758B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768758B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP3230696B2 (ja) * | 1992-06-12 | 2001-11-19 | ソニー株式会社 | 半導体記憶装置の製造方法 |
| DE4221432C2 (de) * | 1992-06-30 | 1994-06-09 | Siemens Ag | Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5154380A (en) * | 1974-11-07 | 1976-05-13 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS62119961A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JP2578828B2 (ja) * | 1987-09-24 | 1997-02-05 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1989
- 1989-10-04 JP JP1257790A patent/JP2768758B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03120864A (ja) | 1991-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |