JPH03120864A

JPH03120864A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH03120864A
Application number: JP1257790A
Authority: JP
Inventors: Hirosuke Koyama; 裕亮幸山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-10-04
Filing date: 1989-10-04
Publication date: 1991-05-23
Anticipated expiration: 2013-06-25
Also published as: JP2768758B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体装置及びその製造方法に関するもので、
特に大きな段差構造を有する微細メモリ素子に使用され
るものである。

（従来の技術）従来、例えば積層型ＤＲＡＭは第７図（ａ）及び（ｂ）
に示すような構成をしている。なお、同図（ａ）は積層
型ＤＲＡＭのセルアレー領域を示す断面図であり、同図
（ｂ）は、積層型ＤＲＡＭの周辺回路領域を示す断面図
である。また、１０！はＰ型シリコン基板、１０２は素
子分離絶縁膜、ｌ０３ａ及び１０３ｂはソース・ドレイ
ン領域、１０４はゲート絶縁膜、１０５はゲート電極（
ワード線を含む）、１０．８はシリコン酸化膜、１ｏ７
はコンタクトホール、１０ｇは第１のキャパシタ電極、
１０９はキャパシタ絶縁膜、１１０は第２のキャパシタ
電極、１１１は層間絶縁膜、１１２はコンタクトホ−ル
、　１１３はビット線、　１１４は保護膜をそれぞれ示
している。

セルアレー６７ｊ域（同図（ａ）参照）では、ソース・
ドレイン８ｆｌ域１０３ａ及び１０３　＋）、ゲート絶
縁膜１．０４並びにゲー１−％Ｉ＝ｆｆｌ１０５により
、スイッチングトランジスタとしてのＭＯＳトランジス
タが構成されている。また、第１及び第２のキャパシタ
電極　１０８．　１１０並びにキャパシタ絶縁膜１０９
によりキャパシタが構成されている。さらに、前記〜１
０Ｓトランジスタ及びキャパシタからなるメモ」セルア
レイ上には層間絶縁膜１．１１が形成されている。また
、層間絶縁膜１１１上にはビット線１１３及びその他必
要な配線（図示せず）が形成されている。

これに対し、周辺回路領域（同図（ｂ）参照）では、は
とんどの部分において素子分離絶縁膜１．０２及びゲー
ト電極（ワード線）１０５又はＭＯＳトランジスタ（図
示せず）のみが形成されている。

即ち、第１及び第２のキャパシタ電極ｔｏ８．　　ｉｔ
。

等は形成されていない。

このため、周辺回路領域では、セルアレー領域に比べて
ビット線１１３笠の配線がαだけ低い位置に形成される
ことになる。即ち、このような積層型ＤＲＡＭは、層間
絶縁膜１１１上において、セルアレー領域と周辺回路領
域との間でαだけの段差が生じてしまう。

一方、高集積化されたＤ　ＲＡ　Ｍを製造するためには
、素子を微細にすることが必要であるが、そのためには
微細寸法を解像するリソグラフィー技術が重要になって
くる。ところが、その解像度を上げるためにステッパレ
ンズのＮ’、Ａ、（開口数）を大きくすると、焦点深度
が浅くなることが知られている。

従って、ＰＥＰ　（写真蝕刻工程）により、例えば高融
点金属をパターニングしビット線１１３等の配線を形成
する際、層間絶縁膜１１１の段差の上下において微細寸
法を解像することが難しくなってくる。これは、微細加
工技術の進歩の上で大きな妨げになっている。

（発明が解決しようとする課題）このように、従来の半導体記憶装置は、（＝　ルアレー
領域と周辺回路領域との間で段差が生じてしまうため、
ビット線等の配線を形成する際、その段差の上ドにおい
て微細寸法を解像することが難しくなるという欠点があ
った。

そこで、本発明は、ビット線等の配線形成下の層間絶縁
膜を平坦化することにより、ビット線等の配線のＰＥＰ
時における製造マージンを向上させ、高歩留り、高信頼
性の半導体記憶装置及びその製造方法を提供することを
目的とする。

［発明の構成コ（課題を解決するための手段）上記目的を達成するために、本発明の半導体２　ｔａ　
Ｈ置は、セルアレイ領域に形成されるメモリセルアレイ
と、周辺回路領域に形成される周辺回路と、前記メモリ
セルアレイ及び周辺回路上に形成される第１の層間絶縁
膜と、前記周辺回路領域の第１の層間絶縁膜上にのみ形
成される第２の層間絶縁膜と、前記第１及び第２の層間
絶縁膜上に形成される配線とを何している。

また、セルアレイ領域に形成されるメモリセルアレイと
、周辺回路領域に形成される周辺回路と、前記メモリセ
ルアレイ上に形成される層間絶縁膜と、前記層間絶縁膜
を含む２層以上からなり、前記周辺回路上に形成される
積層膜と、前記層間絶縁膜及び積層膜上に形成される配
線とを有している。

さらに、前記積層膜は、メモリセルアレイを構成するキ
ャパシタ電極のいずれか一方と同一の材質からなる電気
的に浮遊状態の導電膜を含んでいる。

また、前記積層膜は、メモリセルアレイを構成する第１
のキャパシタ電極と同一の材質からなる電気的に浮遊状
態の第１の導電膜と、前記第１のキャパシタ電極にキャ
パシタ電極を挟んで対向する第２のキャパシタ電極と同
一の材質からなる電気的に浮遊状態の第２の導電膜とを
含んでいる。

そして、このような半導体記憶装置−の製造ノブ法とし
ては、まず、セルアレイ領域にメモリセルアレイを形成
し、周辺回路領域に周辺回路を形成する。また、全面に
第１の層間絶縁膜を形成し、前記第１の層間絶縁膜上に
第２の層間絶縁膜を形成する。この後、前記周辺回路領
域の第１の層間絶縁膜上にのみ前記第２の層間絶縁膜が
残存するように前記第２の層間絶縁膜をパターニングす
る。

さらに、前記第１及び第２の層間絶縁膜上に配線を形成
するというものである。

また、セルアレイ領域にＭＯＳトランジスタを形成し、
周辺回路領域に周辺回路を形成する。

また、前記ＭＯＳトランジスタの一方のソース・ドレイ
ン領域に達するコンタクトホールを開口し、全面に導電
膜を形成する。この後、前記導電膜をパターニングする
ことにより、前記セルアレイ領域に前記ソース・ドレイ
ン領域へ電気的に接続する第１のキャパシタ電極を形成
すると共に、前記周辺回路領域に前記導電膜を残存させ
る。さらに、前記第１のキャパシタ電極上にキャパシタ
絶縁膜を形成し、前記キャパシタ絶縁膜上に第２のキャ
パシタ電極を形成する。そして、全面に層間絶縁膜を形
成した後、前記層間絶縁膜上に配線を形成するというも
のである。

さらに、セルアレイ領域にＭＯＳトランジスタを形成し
、周辺回路領域に周辺回路を形成する。

また、前記ＭＯＳトランジスタの一方のソース・ドレイ
ン領域に達するコンタクトホールを開口する。さらに、
前記ソース・ドレイン領域へ電気的に接続する第１のキ
ャパシタ電極を形成する。また、前記第１のキャパシタ
電極上にキャパシタ絶縁膜を形成し、全面に導電膜を形
成する。この後、前記導電膜をパターニングすることに
より、前記セルアレイ領域のキャパシタ絶縁膜上に第２
のキャパシタ電極を形成すると共に、前記周辺回路領域
に前記導電膜を残存させる。そして、全面に層間絶縁膜
を形成し、前記層間絶縁膜上に配線を形成するというも
のである。

（作用）このような構成によれば、周辺回路領域のみに第２の層
間絶縁膜が形成されている。このため、第２の層間絶縁
膜の膜厚を第１の層間絶縁膜上におけるセルアレー領域
と周辺回路領域との段差に等しくすれば、その段差を緩
和し又は完全に無くすことができる。

また、周辺回路領域における配線形成下には、メモリセ
ルアレイ上に形成される層間絶縁膜を含む２層以上から
なる積層膜が形成されている。このため、配線形成下の
層間絶縁膜が平坦化され、配線のＰＥＰ時における加工
技術の製造マージンを向上することが可能になる。

さらに、前記積層膜の一部が、メモリセルアレイを構成
するキャパシタ電極のいずれか一方と同一の材質からな
る電気的に浮遊状態の導電膜であれば、この導電膜は、
キャパシタ電極と同時に形成することができ、効果的で
ある。

また、前記積層膜の一部が、メモリセルアレイを構成す
る第１のキャパシタ電極と同一の材質からなる電気的に
浮遊状態の第１の導電膜と、前記第１のキャパシタ電極
にキャパシタ電極を挟んで対向する第２のキャパシタ電
極と同一の材質からなる電気的に浮遊状態の第２の導電
膜とを含んでいれば、さらに大きな段差構造を有する微
細メモリ素子にも適用が可能になる。

（実施例）以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。

第１図は本発明のＭｌの実施例に係わる半導体装置を積
層型ＤＲＡＭに適用したものを示している。なお、同図
（ａ）は積層型ＤＲＡＭのセルアレー領域を示す断面図
であり、同図（ｂ）は、積層型ＤＲＡＭの周辺回路領域
を示す断面図である。

Ｐ型シリコン括板１０１には素子分離絶縁膜１０２が形
成されており、この素子分離絶縁膜１０２により１メモ
リセル領域がそれぞれ分離されている。１メモリセル領
域内にはＮ−型拡散層からなるソース・ドレイン領域１
０３ａ及び１０３ｂが形成されている。また、ソース・
ドレイン領域１０３ａ及び１０３ｂ間のチャネル領域上
にはゲート絶縁膜１０４を介してゲート電極（ワード線
を含む）工０５が形成されている。そして、ソース・ド
レイン領域１０３ａ及び１０３ｂ、ゲート絶縁膜１０４
並びにゲート電極１０５により、スイッチングトランジ
スタとしてのＭＯＳトランジスタが構成されている。

また、前記ＭＯＳ！−ランジスタリスはシリコン酸化膜
　１０６が形成されている。このシリコン酸化膜１０Ｂ
には、ＭＯＳトランジスタのソース・ドレイン領域１０
３ａに達するコンタクトホール１０７が形成されている
。フンタクトホール１０７には第１のキャパシタ電極　
１．０８がソース・ドレイン領域１０３ａに電気的に接
触するように形成されている。

また、第１のキャパシタ電極１０８上にはキャパシタ絶
縁膜１０９を介して第２のキャパシタ電極１１０か形成
されている。そして、第１のキャパシタ電極１０８、キ
ャパシタ絶縁膜１０９及び第２のキャパシタ電極１１０
により、キャパシタが構成されている。

さらに、周辺回路領域には周辺回路（ワード線１０５、
ＭＯＳトランジスタ等）が形成されている。また、周辺
回路上にはシリコン酸化膜　１０１３が形成されている
。さらに、ＭＯＳトランジスタ及びキャパシタからなる
メモリセルアレイ並びにシリコン酸化膜１０６上には第
１の層間絶縁膜１１１が形成されている。また、セルア
レー領域以外の領域、即ち周辺回路領域における第１の
層間絶縁膜１１１上には、第１の層間絶縁膜１１１とは
材質が異なる第２の層間絶縁膜１１５が形成されている
。なお、第２の層間絶縁膜１１５の膜厚は、第１の層間
絶縁膜１１１上におけるセルアレー領域と周辺回路領域
との段差に等しくなっている。さらに、セルアレイ領域
において、第１の層間絶縁膜１１１にはＭＯＳトランジ
スタのソース・ドレイン領域１０３ｂに達するコンタク
トホール１１２が形成されている。

また、第１及び第２の層間絶縁膜１１１．　１１５上に
は、ソース・ドレイン領域１０３ｂに電気的に接触する
ようなビット線１１３、及びその他必要な配線（図示せ
ず）が形成されている。また、ビット線１１３等の配線
上には保護膜１１４が形成されている。

次に、このような積層型ＤＲＡＭの製造方法について同
図を参照しながら詳細に説明する。

まず、Ｐ型シリコン基板１０１上に素子分離絶縁膜１０
２を形成することにより、素子分離絶縁膜＋０２により
分離される１メモリセル領域を形成する。また、基板１
０１上にゲート絶縁膜１０４を形成した後、ゲート電極
（ワード線を含む）１０５を形成する。さらに、イオン
注入法を用いることにより、ゲート電＋５１０５をマス
クに例えばリン（Ｐ）をイオン注入し、基板１０１の表
面領域にＮ−型拡散層からなるソース・ドレイン領域１
０３ａ及び１０３ｂを形成する。これにより、ソース・
ドレイン領域１０３ａ及び１０３ｂ、ゲート絶縁膜１０
４並びにゲート電極１０５から構成されるスイッチング
トランジスタとしてのＭＯＳトランジスタが形成される
。この時、周辺回路領域にもＭＯＳトランジスタ（図示
せず）が形成される。

次に、基板１０１の全表面にシリコン酸化膜１．０６を
形成する。また、シリコン酸化膜１０６にソース・ドレ
イン領域１０３ａに達するコンタクトホール　１０７を
開口する。この後、ソース・ドレイン領域１０３ａに電
気的に接触するような第１のキャパシタ電極（例えば、
不純物が高濃度にドープされた多結晶シリコン膜）１０
８を形成する。さらに、第１のキャパシタ電極１０８上
にキャパシタ絶縁膜（例えばシリコン酸化膜）１０９を
形成した後、第２のキャパシタ電極（例えば不純物が高
濃度にドープされた多結晶シリコン膜）１１Ｏを形成す
る。

これにより、第１及び第２のキャパシタ電極１０８゜１
１０並びにキャパシタ絶縁膜　１０９から構成されるキ
ャパシタが形成される。

次に、基板１０１の全表面に第１の層間絶縁膜（例えば
シリコン酸化膜、ＢＰＳＧ膜）１１１を形成する。この
後、第１の層間絶縁膜１１１上に、第１の層間絶縁膜１
１１とは材質が異なる第２の層間絶縁膜（例えばシリコ
ン窒化膜（ＳｉＮ等）、シリコン酸化膜）１１５を形成
する。なお、第２の層間絶縁膜１１５の膜厚は、第１の
層間絶縁膜１１１上におけるセルアレー領域と周辺回路
領域との段差に等しくなるようにする。この後、フォト
リソグラフィー法を用いることにより、セルアレー領域
に存在する第２の層間絶縁膜１１５のみを除去し・その
他の領拠、即ち周辺回路領域には第２の層間絶縁膜１１
５を残存させる。

次に、セルアレイ領域において、第１の層間絶縁膜１１
１にＭＯＳトランジスタのソース・ドレイン領域１０３
ｂに達するコンタクトホール１１２を形成する。この後
、ＰＥＰにより、第１及び第２の層間絶縁膜ｉｌｌ、　
　［１５上には、ソース・ドレイン領＠ＬＯ３ｂに電気
的に接触するようなビット線（例えばアルミニウム（Ａ
Ｕ　）　、高融点金属）１１３、及びその他必要な配線
（図示せず）を形成する。

また、ビット線１．１３等の配線上には保護膜１１４を
形成する。

このような構成によれば、周辺回路領域のみに第１の層
間絶縁膜１１．１とは材質が異なる第２の層間絶縁膜１
１５が形成されている。また、この第２の層間絶縁膜１
１５の膜厚は、第１の層間絶縁膜１１１上におけるセル
アレー領域と周辺回路領域との段差に等しくなっている
。このため、第１及び第２の層間絶縁膜ＩＬＬ、、　　
１１５上におけるセルアレー領域と周辺回路領域との段
差を緩和し又は完全に無くすことができる。

第２図は、Ｇ−１ｉｎｅステツパを用いたときの実用解
像力Ｒと、焦点深度ＤＯＦとの関係を示している。

即ち、微細パターンを解像するため、ＮＡ（開口数）を
大きくし実用解像力Ｒ（”１／ＮＡ）を小さ（していく
と、焦点深度ＤＯＦ　（■１／ＮＡ２）も浅くなってく
る。このため、例えばビット線のＰＥＰ時における加工
技術の製造マージンを大き（落とすことになるが、本発
明によれば、ビット線形成下の層間絶縁膜が平坦化され
ている。

よって、微細パターンの解像のため浅い焦点深度ＤＯＦ
のレンズを用いても、ビット線のＰＥＰ時における加工
技術の製造マージンを低下させることがなく、高歩留り
、高信頼性の微細メモリ素子を提供することができる。

なお、前記実施例において、ビット線等の配線形成下の
層間絶縁膜の平坦化のため、周辺回路領域のみに形成さ
れる第２の層間絶縁膜１１５は、シリコン窒化膜やシリ
コン酸化膜をそのまま用いてもよいし、又多結晶シリコ
ン等の導電膜を形成した後、これを酸化することにより
得られるシリコン酸化膜を用いてもよい口第３図は本発明の第２の実施例に係わる半導体装置を積
層型ＤＲＡＭに適用したものを示している。なお、同図
（ａ）は積層型Ｄ　ＲＡ　Ｍのセルアレー領域を示す断
面図であり、同図（ｂ）は、積層型ＤＲＡＭの周辺回路
領域を示す断面図である。

セルアレー領域には、ソース・ドレイン領域１０３ａ及
びｔｏａｂ、ゲート絶縁膜１０４並びにゲート電極１０
５により構成されるスイッチングトランジスタとしての
ＭＯＳトランジスタが形成されている。

また、前記ＭＯ８）ランジスタ上にはシリコン酸化膜１
０６が形成されている。さらに、第１のキャパシタ電極
１０８、キャパシタ絶縁膜　１０９及び第２のキャパシ
タ電極１１Ｏにより構成されるキャパシタが形成されて
いる。

また、周辺回路領域には、周辺回路（ワード線１０５、
ＭＯＳトランジスタ等）が形成されている。周辺回路上
にはシリコン酸化膜１０Ｂが形成されている。さらに、
周辺回路領域のシリコン酸化膜１０Ｇ上には、第１のキ
ャパシタ電極１０８と同一の材質からなる電気的に浮遊
状態の導電膜１０８゛が形成されている。

さらに、基板１０１の全表面には層間絶縁膜１１６が形
成されている。また、セルアレイ領域において、層間絶
縁膜１１ＢにはＭＯＳトランジスタのソース・ドレイン
領域１０３ｂに達するコンタクトホール１１２が形成さ
れている。さらに、層間絶縁膜　１１６上には、ソース
・ドレイン領域１ｏａｂに電気的に接触するようなビッ
ト線１１３、及びその他必要な配線（図示せず）が形成
されている。また、ビット線等の配線１１３上には保護
膜１１４が形成されている。

まず、前記第１の実施例と同様にして、Ｐ型シリコン基
板１０１上にソース・ドレイン領域１０３ａ及び１０３
ｂ、ゲート絶縁膜１０４並びにゲート電極（ワード線を
含む）１０５を形成する。

次に、基板　１０１の全表面にシリコン酸化膜＋０６を
形成する。また、シリコン酸化膜　１０６にソース・ド
レイン領域１（１３ａに達するコンタクトホール１０７
を開口する。この後、シリコン酸化膜　１０６上に例え
ば不純物が高濃度にドープされた多結晶シリコン膜（導
電膜）を堆積形成する。また、前記多結晶シリコン膜を
パターニングすることにより、セルアレイ領域にソース
・ドレイン領域１０３ａへ電気的に接触するような第１
のキャパシタ電極１０８を形成すると共に、周辺回路領
域に多結晶シリコン膜１０８゛を残存させる。

次に、第１のキャパシタ電極１０８上にキャパシタ絶縁
膜（例えばシリコン酸化膜）１０９を形成する。また、
このキャパシタ絶縁膜１０９上に例えば多結晶シリコン
膜を形成する。この後、前記多結晶シリコン膜にリン等
の不純物をイオン注入し、９００℃、１２０分程程度熱
処理を行って、前記多結晶シリコン膜を導電性にする。

この後、前記多結晶シリコン膜のパターニングを行い、
セルアレイ領域に第２のキャパシタ電極１１０を形成す
る。

次に、基板１０１の全表面に層間絶縁膜（例えばシリコ
ン酸化膜、ＢＰＳＧ膜）　　ｌｉＢを形成する。

この時、層間絶縁膜１１６上におけるセルアレー領域と
周辺回路領域との段差は、多結晶シリコン膜１０８゛に
よって緩和され又は完全に無くなっている。この後、セ
ルアレイ領域において、層間絶縁膜１１ＢにＭＯＳトラ
ンジスタのソース・ドレイン領域１０３ｂに達するコン
タクトホール１１２を形成する。また、ＰＥＰにより、
層間絶縁膜１１Ｂ上には、ソース・ドレイン領域１０３
ｂに電気的に接触するようなビット線（例えばアルミニ
ウム（ＡΩ）、高融点金属）１１３、及びその他必要な
配線（図示せず）を形成する。さらに、ビット線１１３
等の配線上には保護膜１１４を形成する。

このような構成によれば、メモリセル領域の第１のキャ
パシタ電極１０ｇの形成と同時に、周辺回路領域に多結
晶シリコン膜１０８′を残存させている。このため、第
２の層間絶縁膜１１１上におけるセルアレー領域と周辺
回路領域との段差は、多結晶シリコン膜１０８′により
緩和され又は完全に無くずことができる。即ち、ビット
線１１３等の配線形成下の層間絶縁膜１１６が甲坦化さ
れ、ビット線１１３等の配線のＰＥＰ時における加工技
術の製造マージンを向上させることができる。

第４図は本発明の第３の実施例に係わる半導体装置を積
層型ＤＲＡＭに適用したものを示している。なお、同図
（ａ）は積層型Ｄ　ＲＡ　Ｍのセルアレー領域を示す断
面図であり、同図（ｂ）は、積層型Ｄ　ＲＡ　Ｍの周辺
回路領域を示す断面図である。

セルアレー領域には、ソース・ドレイン領Ｍ１０３ａ及
び１Ｑ３ｂ、ゲート絶縁膜１０４並びにゲート電極　１
０５により構成されるスイッチングトランジスタとして
のＭＯＳトランジスタが形成されている。

また、前記ＭＯＳトランジスタ上にはシリコン酸化膜１
０Ｇが形成されている。さらに、第゛１のキャパシタ７
１ＳＴｈ　１０８、キャパシタ絶縁膜１０９及び第２の
キャパシタ電極１１．０により構成されるキャパシタが
形成されている。

また、周辺回路領域には、周辺回路（ワード線１０５、
ＭＯＳトランジスタ等）が形成されている。周辺回路上
にはシリコン酸化膜　１０８が形成されている。さらに
、周辺回路領域のシリコン酸化膜１０６上には、第２の
キャパシタ電極１１０と同一の材質からなる電気的に浮
遊状態の導電膜１１０゛が形成されている。

さらに、基板１０１の全表面には層間絶縁膜１１６が形
成されている。また、セルアレイ領域において、層間絶
縁膜１１６にはＭＯＳトランジスタのソース・ドレイン
領域１０３ｂに達するコンタクトホール１１２が形成さ
れている。さらに、層間絶縁膜１１ｅ上には、ソース・
ドレイン領域’）ｏｓｂに電気的に接触するようなビッ
ト線１１３、及びその他必要な配線（図示せず）が形成
されている。また、ビット線１１３等の配線上には保護
膜１１４が形成されている。

次に、基板１０１の全表面にシリコン酸化膜１０Ｂを形
成する。また、シリコン酸化膜１０６にＭＯ５トランジ
スタのソース・ドレイン領域１０３ａに達するコンタク
トホール１０７を開口する。この後、シリコン酸化膜１
０６上に例えば不純物が高濃度にドープされた多結晶シ
リコン膜を堆積形成する。また、前記多結晶シリコン膜
をパターニングすることにより、セルアレイ領域にソー
ス・ドレイン領域ｔｏａａへ電気的に接触するような第
１のキャパシタ電極１０８を形成する。

この後、前記多結晶シリコン膜のパターニングを行い、
セルアレイ領域のキャパシタ絶縁膜１０９上に第２のキ
ャパシタ電極１１０を形成すると共に、周辺回路領域に
多結晶シリコン膜（導電膜）　　１１（Ｉを残存させる
。

この後、前記第２の実施例と同様にして、層間絶縁膜（
例えばシリコン酸化膜、ＢＰＳＣ；膜）１１６、ビット
線（例えばアルミニウム（ＡΩ）高融点金属）１１３等
の配線及び保護膜１１４を形成する。

このような構成によれば、メモリセル領域の第２のキャ
パシタ電極１１０の形成と同時に、周辺回路領域に多結
晶シリコン膜１１Ｏ′を残存させている。このため、層
間絶縁膜１１６上におけるセルアレー領域と周辺回路領
域との段差は、多結晶シリコン膜１１０′により緩和さ
れ又は完全に無くすことができる。即ち、ビット線１１
３等の配線形成下の層間絶縁膜１１８が平坦化され、ビ
ット線［１３等の配線のＰＥＰ時における加工技術の製
造マージンを向上させることができる。

第５図は本発明の第４の実施例に係わる半導体装置を積
層型ＤＲＡＭに適用したものを示している。なお、同図
（ａ）は積層型ＤＲＡＭのセルアレー領域を示す断面図
であり、同図（ｂ）は、積層型ＤＲＡＭの周辺回路領域
を示す断面図である。

セルアレー領域には、ソース・ドレイン領域１０３ａ及
び１０３ｂ、ゲート絶縁膜１０４並びにゲート電極１０
５により構成されるスイッチングトランジスタとしての
ＭＯＳトランジスタが形成されている。

また、前記ＭＯ３Ｉ−ランジスタリスはシリコン酸化膜
１０Ｇが形成されている。さらに、第１のキャパシタ電
極１０８、キャパシタ絶縁膜１０９及び第２のキャパシ
タ電極１１０によ構成されるキャパシタが形成されてい
る。

また、周辺回路領域には、周辺回路（ワード線１０５、
ＭＯＳ　トランジスタ等）が形成されている。周辺回路
上にはシリコン酸化膜１０６が形成されている。さらに
、周辺回路領域のシリコン酸化膜１０６上には、第１の
キャパシタ電極１０ｇと同一の材質からなる電気的に浮
遊状態の導電膜１０８′が形成されている。また、導電
膜１０８′上にはキャパシタ絶縁膜１０９が形成されて
いる。さらに、周辺回路領域のキャパシタ絶縁膜１０９
上には、第２のキャパシタ電極１１０と同一の材質から
なる電気的に浮遊状態の導電膜１１０′が形成されてい
る。

さらに、基板１０１の全表面には層間絶縁膜１１Ｂが形
成されている。また、セルアレイ領域において、層間絶
縁膜１１ＢにはＭＯ５トランジスタのソース・ドレイン
領域１０３ｂに達するコンタクトホール１１２が開口さ
れている。さらに、層間絶縁膜１１６上には、ソース・
ドレイン領域１０３ｂに電気的に接触するようなビット
線１１３、及びその他必要な配線（図示せず）が形成さ
れている。また、ビット線１１３等の配線上には保護膜
１１４が）じ成されている。

次に、このような積層型ＤＲＡＭの製造方法について同
図を膠照しながら詳細に説明する。

まず、前記第１の実施例と同様にして、Ｐ型シリコン基
板　１０１上にソース・ドレイン６１域１０３ａ及び１
０３ｂ、ゲート絶縁膜１０４並びにゲート電極（ワード
線を含む）１０５を形成する。

次に、基板ｌｏｔの全表面にシリコン酸化膜１０６を形
成する。また、シリコン酸化膜１０ＢにＭＯＳトランジ
スタのソース・ドレイン領域１０３ａに達するコンタク
トホール１０７を開口する。この後、シリコン酸化膜１
０６上に例えば不純物が高濃度にドープされた多結晶シ
リコン膜（第１の導電膜）を堆積形成する。また、前記
多結晶シリコン膜をパターニングすることにより、セル
アレイ領域にソース・ドレイン領域１０３ａへ電気的に
接触するような第１のキャパシタ電極１０８を形成する
と共に、周辺回路領域に多結晶シリコン膜１０８°′を
残存させる。

次に、基板１０１の全表面にキャパシタ絶縁膜（例えば
シリコン酸化膜）１０９を形成する。また、このキャパ
シタ絶縁膜１０９上に例えば多結晶シリコン膜を形成す
る。この後、前記多結晶シリコン膜にリン等の不純物を
イオン注入し、９００℃、１２０分程程度熱処理を行っ
て、前記多結晶シリコン膜を導電性にする。この後、前
記多結晶シリコン膜のパターニングを行い、セルアレイ
領域に第２のキャパシタ電極１１０を形成すると共に、
周辺回路領域に多結晶シリコン膜（第２の導電膜）＋１
０−を残存させる。

この後、前記第２の実施例と同様にして、層間絶縁膜（
例えばシリコン酸化膜、ＢＰＳＧ膜）１１６、ビット線
（例えばアルミニウム（ＡΩ）、高融点金属）１１３等
の配線及び保護膜１１４を形成する。

このような構成でも、周辺回路領域には多結晶シリコン
膜１０８”及び１１０°゛が存在しているため、ビット
線１１３等の配線形成下が平坦化され、前記第２及び第
３の実施例と同様の効果を得ることができる。

ところで、前記第２乃至第４の実施例において、多結晶
シリコン膜（導電膜）　　ｌ０ＩＮ、　　１１０＝等に
は、他の導電膜との短絡を避けるため、後にコンタクト
ホール１１７を開口する部分に、あらかじめそのコンタ
クトホール１１７より大きな穴１１８を開けておくのが
よい（第６図参照）。また、多結晶シリコン膜（導電膜
）　　ｌ０ＩＮ、　　ＬＩＯ−等は、酸化することによ
りシリコン酸化膜に変換しても構わない。さらに、周辺
回路を構成する素子によって、その領域ごとに段差が異
なる場合には、これらの実施例を組み合わせることによ
り、基板１０１上を全体的に嘔坦化することもできる。

［発明の効果コ以上、説明したように、本発明の半導体記憶装置及びそ
の製造方法によれば、次のような効果を奏する。

周辺回路領域におけるビット線等の配線形成下には、周
辺回路領域にのみ形成される層間絶縁膜が存在している
。また、この層間絶縁膜の膜厚は、ビット線等の配線形
成下が平坦化されるように、セルアレー領域と周辺回路
領域との段差に等しくなっている。このため、ビット線
等の配線のＰＥＰ時における加工技術の製造マージン−
壬向上させることができ、高歩留り、高信頼性の半導体
記憶装置を提供できる。

また、周辺回路領域におけるビット線等の配線形成下に
は、メモリセルアレイを構成するキャパシタ電極のいず
れか一方と同一の材質からなる電気的に浮遊状態の導電
膜が形成されている。このため、ビット線等の配線形成
下の段差を緩和し又は完全に無くすことができ、高歩留
り、高信頼性の半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わる積層型ＤＲＡＭ
を示す断面図、第２図はＧ−１ｉｎｅステツパを用いた
ときの実用解像力Ｒと、焦点深度ＤＯＦとの関係を示す
図、第３図は本発明の第２の実施例に係わる積層型ＤＲ
ＡＭを示す断面図、第４図は本発明の第３の実施例に係
わる積層型ＤＲＡＭを示す断面図、第５図は本発明の第
４の実施例に係わる積層型ＤＲＡＭを示す断面図、第６
図は本発明に係わる積層型ＤＲＡＭのコンタクトホール
部分を示す図、第７図は従来の積層型ＤＲＡＭを示す断
面図である。１０１・・・Ｐ型シリコン基板、１０２・・・素子分離
絶縁膜、ｌ０３ａ、　１０３ｂ・・・ソース中ドレイン
領域、ｌ０４・・・ゲート絶縁膜、１０５・・・ゲート
電極、１０Ｂ・・・シリコン酸化膜、１０７．１１２・
・・コンタクトホール、１０Ｂ・・・第１のキャパシタ
電極、１０８″、　　１１０−・・・多結晶シリコン膜
（導電膜）、１０８”・・・多結晶シリコン膜（第１の
導電膜）、　　１１０”・・・多結晶シリコン膜（第２
の導電膜）　　　１０９．　１０９″・・・キャパシタ
絶縁膜、１１０・・・第２のキャパシタ電極、１１１・
・・第１の層間絶縁膜、１１３・・・ビット線、１１４
・・・保護膜、１１５・・・第２の層間絶縁膜、ｌ１６
・・・層間絶縁膜。

Claims

【特許請求の範囲】

（１）セルアレイ領域と周辺回路領域を有する半導体記
憶装置において、セルアレイ領域に形成されるメモリセ
ルアレイと、周辺回路領域に形成される周辺回路と、前
記メモリセルアレイ及び周辺回路上に形成される第１の
層間絶縁膜と、前記周辺回路領域の第１の層間絶縁膜上
にのみ形成される第２の層間絶縁膜と、前記第１及び第
２の層間絶縁膜上に形成される配線とを具備することを
特徴とする半導体記憶装置。
（２）セルアレイ領域と周辺回路領域を有する半導体記
憶装置において、セルアレイ領域に形成されるメモリセ
ルアレイと、周辺回路領域に形成される周辺回路と、前
記メモリセルアレイ上に形成される層間絶縁膜と、前記
層間絶縁膜を含む２層以上からなり、前記周辺回路上に
形成される積層膜と、前記層間絶縁膜及び積層膜上に形
成される配線とを具備することを特徴とする半導体記憶
装置。
（３）前記積層膜は、メモリセルアレイを構成するキャ
パシタ電極のいずれか一方と同一の材質からなる電気的
に浮遊状態の導電膜を含んでいることを特徴とする請求
項２記載の半導体記憶装置。
（４）前記積層膜は、メモリセルアレイを構成する第１
のキャパシタ電極と同一の材質からなる電気的に浮遊状
態の第１の導電膜と、前記第１のキャパシタ電極にキャ
パシタ絶縁膜を挟んで対向する第２のキャパシタ電極と
同一の材質からなる電気的に浮遊状態の第２の導電膜と
を含んでいることを特徴とする請求項２記載の半導体記
憶装置。
（５）セルアレイ領域と周辺回路領域を有する半導体記
憶装置の製造方法において、セルアレイ領域にメモリセ
ルアレイを形成する工程と、周辺回路領域に周辺回路を
形成する工程と、全面に第１の層間絶縁膜を形成する工
程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形
成する工程と、前記周辺回路領域の第１の層間絶縁膜上
にのみ前記第２の層間絶縁膜が残存するように前記第２
の層間絶縁膜をパターニングする工程と、前記第１及び
第２の層間絶縁膜上に配線を形成する工程とを具備する
ことを特徴とする半導体記憶装置の製造方法。
（６）セルアレイ領域と周辺回路領域を有する半導体記
憶装置の製造方法において、セルアレイ領域にＭＯＳト
ランジスタを形成する工程と、周辺回路領域に周辺回路
を形成する工程と、前記ＭＯＳトランジスタの一方のソ
ース・ドレイン領域に達するコンタクトホールを開口す
る工程と、全面に導電膜を形成する工程と、前記導電膜
をパターニングすることにより、前記セルアレイ領域に
前記ソース・ドレイン領域へ電気的に接続する第１のキ
ャパシタ電極を形成すると共に、前記周辺回路領域に前
記導電膜を残存させる工程と、前記第１のキャパシタ電
極上にキャパシタ絶縁膜を形成する工程と、前記キャパ
シタ絶縁膜上に第２のキャパシタ電極を形成する工程と
、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜
上に配線を形成する工程とを具備することを特徴とする
半導体記憶装置の製造方法。
（７）セルアレイ領域と周辺回路領域を有する半導体記
憶装置の製造方法において、セルアレイ領域にＭＯＳト
ランジスタを形成する工程と、周辺回路領域に周辺回路
を形成する工程と、前記ＭＯＳトランジスタの一方のソ
ース・ドレイン領域に達するコンタクトホールを開口す
る工程と、前記ソース・ドレイン領域へ電気的に接続す
る第１のキャパシタ電極を形成する工程と、前記第１の
キャパシタ電極上にキャパシタ絶縁膜を形成する工程と
、全面に導電膜を形成する工程と、前記導電膜をパター
ニングすることにより、前記セルアレイ領域のキャパシ
タ絶縁膜上に第２のキャパシタ電極を形成すると共に、
前記周辺回路領域に前記導電膜を残存させる工程と、全
面に層間絶縁膜を形成する工程と、前記層間絶縁膜上に
配線を形成する工程とを具備することを特徴とする半導
体記憶装置の製造方法。
（８）セルアレイ領域と周辺回路領域を有する半導体記
憶装置の製造方法において、セルアレイ領域にＭＯＳト
ランジスタを形成する工程と、周辺回路領域に周辺回路
を形成する工程と、前記ＭＯＳトランジスタの一方のソ
ース・ドレイン領域に達するコンタクトホールを開口す
る工程と、全面に第１の導電膜を形成する工程と、前記
第１の導電膜をパターニングすることにより、前記セル
アレイ領域に前記ソース・ドレイン領域へ電気的に接続
する第１のキャパシタ電極を形成すると共に、前記周辺
回路領域に前記第１の導電膜を残存させる工程と、全面
にキャパシタ絶縁膜を形成する工程と、全面に第２の導
電膜を形成する工程と、前記第２の導電膜をパターニン
グすることにより、前記セルアレイ領域のキャパシタ絶
縁膜上に第２のキャパシタ電極を形成すると共に、前記
周辺回路領域に前記第２の導電膜を残存させる工程と、
全面に層間絶縁膜を形成する工程と、前記層間絶縁膜上
に配線を形成する工程とを具備することを特徴とする半
導体記憶装置の製造方法。