KR100257864B1 - 집적 반도체 회로 또는 마이크로미케니컬 소자를 위한 글로벌 평탄화 프로세스 - Google Patents
집적 반도체 회로 또는 마이크로미케니컬 소자를 위한 글로벌 평탄화 프로세스Info
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Abstract
더 높게 놓인 영역과 더 낮게 놓인 영역 사이에 단자를 갖는 반도체 회로 또는 마이크로미케니컬 소자의 글로벌 평탄화를 위해, 상기 영역들은 지역이 넓으며, 제1층(50)을 증착시키며, 리브(50)로부터 격리된 더 쉽게 놓인 지역에서 그것을 다시 제거하고, 제2층(51)을 증착시키며, 그후 CMP 단계에서, 전체 장치를 평탄화 한다.
Description
[발명의 명칭]
집적 반도체 회로 또는 마이크로미케니컬 소자를 위한 글로벌 평탄화 프로세스
[발명의 상세한 설명]
본 발명은 여러 높이의 넓은 지역 영역과 더 높게 놓인 영역과 더 낮게 놓인 영역 사이에서 평탄화 되는 단차를 갖는 집적 반도체 회로 또는 마이크로미케니컬 소자를 위한 글로벌 평탄화 프로세스에 관한 것이다.
반도체 기술 및 마이크로기계 광학에서(센서 기술을 포함하여), 문제점이 알려져 있는데 즉 소자 생산도중에, 지역이 비교적 큰(＞1000μm2) 여러 높이의 영역이 형성되며 평탄화 되어야 하는 영역들 상이에 단자가 있다는 것이다.
이러한 한 예는 직접된 반도체 회로로서, 여기서 트랜지스터나 캐패시터와 같은 개별 회로 소자들이 제조 후에 낮은 저항을 갖고 서로 접속되어야 한다. 이것은 보통 단층 또는 다층 금속화 패턴에 의해서 수행되며, 상기 패턴은 전체 표면사에 금속층을 증착시키며 계속해서 도체 트랙을 형성하기 위해 포토리소그래피로 패턴을 그리므로 형성된다. 전기 의존 금속화 패턴을 위해, 금속층을 증착시키기 전에, 하부에 놓인 표면이 가능한한 평평하며, 즉, 어떤 예리한 에지를 갖지 않으며, 높이 차가 사용되는 포토리소그래피 공정포커스 깊이내에 있어야 한다.
제2조건은 만족시키기가 특히 어렵다. 회로의 집적밀도가 증가하며, 여러 경우에 측면으로 규격이 감소되는 것이 수직 규격을 증가시키기 때문이다. 예를 들어, DRAM 반도체 메모리의 경우에, 집적밀도를 증가시키기 위해서 “스택 캐패시터” 또는 “스택 캐패시터 어버브 버트라인(stacked-capacitor-above-bitline”형의 메모리 셀이 사용되는데, 이는 1991년 2월 ED의 IEEE 의사록 제38권 2호 페이지 255 티. 카가의 논문에 기술되어 있으며, 여기서 상부에 제공된 캐패시터는 비교적 큰 지역(100μl×100μm) 영역 사이 이른바 셀 어레이와 와이어링을 포함하는 하부에 놓인 주변부 사이에 단차를 야기시킨다. 캐패시턴스를 증가시키기 위해 소위 캐패시터가 사용되면 특히 높은 단차가 발생된다.
상기 언급된 금속층은, 금속화 패턴 및 도전 구조체를 분리시키는 절연층으로 에지되며 도전 물질로 채워지는 접촉 홀에 의해서, 여러 레벨(예를들면, 기판, 워드라인 레벨, 비트라인 레벨, 캐패시터)상에 배치되는 여러 도전성 구조물에 대한 전기 접촉을 제공해야 한다. 긴 오버에칭 시간을 피하고 소위 “넌-네스-티드 접촉”을 허용하도록, 이 경우에 완전히 에치되는 절연층의 층 두께가 정확히 알려지면 유리하다.
본 발명의 목적은 마이크로미케니컬 소자 또는 집집 반도체 회로, 특히 스택캐패시터 어버브 비트라인 셀을 갖는 반도체 회로에 대한 글로벌 평탄화 프로세스를 만족시키는 것으로, 그에 따라서 큰 지역 영역 사이의 단차가 수평이 될 수 있다. 평탄화되어야 하는 높은 단차자의 경우에 수행하며 상기 경우에 사용될 수 있는 것이 특히 간단해진다.
본 발명의 또 다른 목적은 광범위하게 평탄화 된 집적 반도체 회로 또는 마이크로미케니컬 소자를 제공하는 것이다.
본 발명의 글로벌 평탄화 프로세스로서 폴리싱 프로세스(소위 화학 기계적 폴리싱, CMP)을 이용하며, 증착, 포토리소그래피 절차 및 에칭 프로세스와 CMP의 특별한 조합에 기초해 있다. CMP는 여러 물질의 경우에 사용될 수 있으며 제이. 일렉트로켐에서, 더블유, 제이, 패트릭 등의 논문에 더 상세히 기술되어 있다. 그러나, 이제까지 집적회로의 다층 와이어링에서 양호하게 사용될 수 있었.(예를들어 씨. 카안타등의 1991년 VMIC 컨퍼런스, 144면, 참조) 마이크로미케니컬 소자의 경우에 그리고 현재의 형태의 글로벌하게 평탄화된 반도체 메모지 장치의 제조시 특히 셀어레이 및 주변부의 글로벌 평탄화를 위한 용도가 공지되지 않았다.
본 발명은, 특히 글로벌하게 평평한 표면이 캐패시터 제조전에 이미 존재하는 메모리 장치의 경우에 사용될 수 있다. 1992년 6월 30일자 동일 발명자들의 독일 특허출원 “반도체 메모리 장치를 위한 제조 프로세스”와 “크라운 캐패시터를 위한 제조 프로세스”에서, 그 내용 전체가 여기에 참조되는데, 동일 메모리 장치가 개시되어 있다.
CMP는 매우 낮은 나머지 단차(기껏해야 약 100mm)를 갖는 표면의 글로벌 즉, 넓은 평탄화를 허용한다. 폴리싱 유체를 적당히 합성하며, 여러 물질사이의 선택도가 얻어진다. 한편, 여러 경우에 CMP 스텝을 사용하는 것은 상기 프로세스 전에 충분히 잘 평탄화되는 표면에 따라 달라진다. 그렇지 않으면, 높이 놓인 구조물이 손상되며, 바람직하지 않은 잉여 물질이 낮게 놓인 구조물상에 남게 된다. 또다른 세부점이 동일 발명자의 상기 동일 특허원에 설명되어 있다.
본 발명은 도면에 표시된 실시예를 참조하여 더 상세히 설명된다.
[도면의 상세한 설명]
제1도는 본 발명에 따른 프로세스를 수행한 후 메모리 셀 및 주변부의 컷아웃부에 대한 횡단면도이며, 제2 내지 제4도는, 컷아웃 형태로, 셀 어레이의 경계에서 반도체 기판의 횡단면도로서, 본 발명의 한 실시예의 프로세스 스텝이 예시되어 있다.
제1도는 본 발명에 따른 프로세스를 수행한 후 메모리 셀 및 주변부의 컷 아웃부에 대한 횡단면도로서, 본 발명의 한 실시예의 프로세스 단계가 예시되어 있다.
제1도: 본 발명에 따른 평탄화 된 소자의 한 예로서, 반도체 회로(DRAM 메모리 장치)가 표시되는데, 정확히 액티브 영역에 평행한 셀 어레이의 경계에서 두개의 아웃한 메모리 셀 및 전형적인 주변부 회로의 횡단면이 표시되며, 상기 메모리 장치는 와이어링 레벨의 제조로부터는 완전히 분리된다. 반도체 기판(1)에 절연 영역(2)이 배치되는데, 상기 영역을 여러 메모리 셀을 서로 절연시킨다. 상기 반도체 기판(1)은 또한, 셀 어레이 또는 주변부에서 트랜지스터의 소스(3) 또는 드레인(4)으로서 또는 반도체 기판(1)의 단자(5)로서 도프된 영역(3,4,5)을 포함한다. 기판표면 상에(또는 도시되지 않은 게이트 산화물 상에), 워드라인 레벨상에 트랜지스터의 게이트(6) 및 다른 도전성 구조물(7)이 있다. 트랜지스터-비트라인 필터(8)(TB 필러)는 트랜지스터의 드레인 영역을 위에 놓인 비트라인(10)에 접속시키며, 트랜지스터-캐패시터 필러(9)(TK 필러)는 상기 소스 영역(3)을 하부 캐피시터 판(11)에 접속시킨다. 주변부에는, 또다른 필러가 제공되는데, 상기 필러는 비트라인 레벨상에 놓인 도체 트랙(12)을 도프드 기판 영역(5)(SB 필러(13))에 또는 워드라인 레벨(WB 필러(14))상의 도전성 구조물(7)에 접속시킨다. 상기 필러(8,9,13,14), 비트라인(10) 및 도체 트랙(12)은 제1절연층(15)에 배치된다. 상기 제1절연층(13)이 TK 필러(9)의 상부 에지와 같은 높이로 놓이는, 글로벌하게 평탄화된 표면을 갖으면 유리하다.
상기 캐패시터는 양호하게 크라운으로 설계된 하부 캐패시터 판(11)과, 모든 메모리 셀에 의해 공유되며 유전체(47)에 의해 하부 캐피시터 판으로부터 절연되는 카운터 판(16)을 포함한다. 도면에서 알 수 있듯이, 상기 셀 어레이는 더 높게 놓인 영역을 표시하며 상기 주변부는 더 낮게 놓인 영역을 표시한다.
제2절연 층(17)은, 셀 어레이의 카운터 판(16)과, 주변부의 제1절연층(15)을 덮는다. 비아(18,19)가 그 안에 배치되며, 상기 비아를 통해서 비트 라인 레벨의 카운터 판(16) 및 도체 트랙(12)(및 반도체 기판 또는 워드라인 레벨)이 접속될 수 있다. 본 발명에 따라서, 제2절연층(17)이 글로벌하게 평탄화된 표면을 갖는다. 상기 제2절연층은 두 부분의 층으로 구성되는데, 제1유전체(50)가 제1층으로 그리고 제2유전체(51)가 제2층으로 구성된다.
본 발명에 따른 프로세스의 용도는 동일 발명자의 상기 독일 특허원에 기술된 것과 같은 메모리 장치의 경우에 특히 유리하다. 비아(18,19)의 에칭중에 노출되는 구조(16,12)는 글로벌하게 평탄화 된 표면상에 배치되며, 이것은 완전히 에치되는 층두께가 정밀하게 정의됨을 의미하고, 이에 더해서 상기 카운터 판(16)이 도체 트랙(12)보다 그다지 높지 않은 셀 어레이 주변의 경계 스트립에 놓이며, 이것은 카운터판 상에서 오버에칭이 낮음을 의미한다. 이것은 비아의 에칭중에 카운터-판(16)이 완전히 에치되지 않게 한다. 적당한 단층 또는 다층 금속화 패턴(도시되지 않음)이 비아(18,19)를 통해 스위칭 소자의 낮은 저항 와이어링을 위해 계속해서 사용된다.
제2도: 공지된 프로세스에 의해서 카운터-판(16)의 제조후에, 본 발명에 따라서 제1층(50), 예를들면, 실리콘 산화물이 증착되며 그 두께는 더 높게 놓인 영역으로서의 셀 어레이와 더 낮게 놓인 영역으로서의 주변부 사이에서 평탄화되는 스텝과 정확하게 같다. 증착되는 층두께는 캐패시터(11,47,16)(카운터 판을 포함함)의 높이와 같다. 실제로, 이것은 프로필로메트리에 의해 증착되기 전에 캐패시터의 높이를 측정하며 이 값에 층두께를 설정하므로 수행된다. 결국, 제1유전체(50)는 셀 어레이내 적당한 에칭 프로세스에서 포토리소그라피 공정에 의해 다시 완전히 제거되며, 리브(50a)는 셀 어레이의 경계에 남게 된다. 이 경우에, 카운터-전극 물질 보통은 폴리실리콘에 대해 선택되는 에칭 프로세스가 사용된다. 이러한 리브(50a)와는 달리, 상기 표면은 이미 글로벌하게 평평하다. 리브(50a)의 폭은 사용되는 포토리소그라피 순서의 정밀도를 조절하는데 달려 있으며 1마이크로미터의 크기이다.
제3도: 본 발명에 따라서, 제1유전체(50)와 같은 물질로 구성되는 약 500mm 두께의 제2유전체가 증착된다.
제4도: 이러한 제2유전체(31)의 두께, 예를들면 20mm의 두께가 CMP 단계에서 제거된다. 리브(50a) 위에서 그것이 완전히 제거되며, 동시에 상기 리브 역시 수평이 된다. 따라서, 반도체 메모리 장치는 글로벌하게 평탄화 된 표면을 갖는다. 상기 폴리위된 제1 및 제2유전체(50,51)는 제2절연 층(17)의 부분 층을 형성하며, 그리로 상기 비아(18,19)가 연속해서 에치될 수 있다.
다수의 메모리 장치를 포함하여, 전체 반도체 웨이퍼 상에서 CMP 단계의 물질제거 균일도는 보통 특별히 양호하지는 않다. 그러므로 본 발명은, CMP 단계에서 가능한한 적은 물질이 제거되는 평탄화 프로세스를 제공한다. 리브(50a)가 좁고 서로 상당한 거리로 떨어져 있으므로, CMP 단계에서 높은 제거 속도로 제거된다. 본 발명에 따른 프로세스의 특별한 장점은, 어떤 상황하에서는 열악한 제1유전체(50)의 에칭중에 균일도가 계속해서 현재의 층두께에 영향을 미치지 않는다는 것이다. 왜냐하면 에칭이 카운터 판(48)상에서 정지되지 때문이다. 셀 어레이의 외부에서, 상기 층두께는 상당히 정밀하게 정의된 증착에 의해 계속해서 결정된다. 이것은 특히 유리하다. 왜냐하면, 그 결과로서 소위 “넌-네스티드” 접촉 홀이, 비트라인 레벨(제1도 참조, 접촉 홀(19))상의 접촉 트랙에 대해 주변부에서 발생될 수 있는데, 말하자면 접촉홀(19)은 도체 트랙(12)의 에지 너머로 도달될 수 있으며, 따라서 상기 회로의 공간 용구조건은 상당히 줄어든다. 넌-네스티드 비아로, 문제가 야기되어 상기 접촉홀 에칭이 도체 트랙너머서 하부에 놓인 도체 트랙 레벨로 통과하며 결국 접촉 홀 필링과 이러한 낮은 도체 트랙 사이에 쇼트회로를 야기시킨다. 그러므로 접촉 홀(19)의 에칭은, 더 깊은 도체 트랙에 도달되기 전에 충분히 일찍 결정되어야 한다. 한편, 물론, 각각의 접촉 홀(19) 도체 트랙(12)에까지 이르러야 한다. 따라서 도체 트랙(12)상의 전체 유전체의 층두께에 대해서 정확하게 알려지며 반도체 웨이퍼 상에서 충분히 균일해지는 것이 필요하다. 이것은 본 발명에 따른 글로벌 평탄화에 의해 보장된다.
주어진 요구조건에 따라서, 특히 직접 전기 접속없이도 마이크로미케니컬 소자의 경우에, 제1 및 제2층(50,51)은 유전체 물질외의 물질로도 이루어진다.
Claims (8)
- 여러 높이의 넓은-지역 영역과 더 높게 놓인 영역과 더 낮게 놓인 영역 사이에서 평탄화 되는 단차를 갖으며, 제1층이 인가 및 구성되며, 계속해서 제2층이 인가된 후 폴리싱 프로세스가 수행되는, 집적 반도체 회로 또는 마이크로미케니컬 소자를 위한 글로벌 평탄화 프로세스에서, -측정에 의해 상기 단차의 높이를 결정하며, -상기 단차의 측정된 높이에 대응하는 두께로 전체 표면에 제1층을 인가하며, -포토리소그라피 공정으로 더 높게 놓인 영역에서 제1층(50)을 제거하며, 상기 제1층(50)은 리브(50a)을 제거하며, 상기 제1층(50)은 리브(50a)로서 더 높게 놓인 영역의 경계지역 내에만 남겨지며, -전체 표면상에 제2층을 인가하며, -더 높게 놓인 그리고 더 낮게 놓인 영역들에 지정된 전체 표면을 폴리싱 프로세스에 의해 레벨링하는 단계를 포함하는 것을 특징으로 하는 집적 반도체 회로 또는 마이크로미케니컬 소자를 글로벌 평탄화 프로세스.
- 제1항에 있어서, -집적 반도체 회로로서 단일 트랜지스터 메모리 셀을 갖는 반도체 메모리 장치와, -더 높게 놓인 영역으로서, 메모리 셀을 포함하는 셀 어레이(Z)와, -더 낮게 놓인 영역으로서 와이어링을 포함하는 주변부(p)와, 상기 메모리 셀은 트랜지스터상에 배치된 비트 라인(10)과 상기 비트 라인 상에 배치된 캐패시터를 갖으며, 상기 캐패시터는 제1절연층(15) 상에 배치되며, 셀 어레이(Z)와 주변부(P)를 덮으며, -제1층(50)으로서 제1유전체와, -제2층(51)으로서 제2유전체와, -증착 동안에 캐패시터(11,47,16)의 높이에 대응하는 제1유전체(50)의 두께를 갖는 것을 특징으로 하는 글로벌 평탄화 프로세스.
- 제1 또는 2항에 있어서, 하부에 놓인 영역의 물질에 대해 선택되는 에칭 프로세스가 제1층(50)을 제거하기 위해 사용되는 것을 특징으로 하는 글로벌 평탄화 프로세스.
- 제1 내지 3항중 어느 한 항에 있어서, CMP 단계에서, 전체 제2층(51)이 리브(50a) 상에서 제거되며 제2층의 층두께의 일부만이 다른 점에서 제거되는 것을 특징으로 하는 글로벌 평탄화 프로세스.
- 제1 내지 4항중 어느 한 항에 있어서, 실리콘 산화물 층이 제1 및 제2층(50,51)으로서 증착되는 것을 특징으로 하는 글로벌 평탄화 프로세스.
- 제2 내지 5항중 어느 한 항에 있어서, 상기 캐패시터(11,47,16)의 제조전에 제1절연층(15)이 CMP 단계에 의해 글로벌로 평탄화되는 것을 특징으로 하는 글로벌 평탄화 프로세스.
- 여러 높이의 큰-지역 영역과 더 높게 놓인 영역과 더 낮게 영역 상이에서 폴리싱 프로세스에 의해 글로벌하게 평탄화 되는 단차를 갖으며, 낮게 놓인 영역에 제1층 및 그 위해 놓인 제2층이 있으며, 경계지역을 제외한 전체 더 높게 놓인 영역에 제2층만이 있는, 집적 반도체 회로 또는 마이크로미케니컬 소자에 있어서, 제1층의 두께가 상기 더 높게 놓인 영역과 상기 더 낮게 놓인 영역 사이의 단차 높이에 의해 선정되며, 상기 더 높게 그리고 더 낮게 놓인 영역에 지정된 반도체 장치의 전체 표면이 폴리쉬되며 글로벌하게 평탄화 되는 것을 특징으로 하는 집적 반도체 회로 또는 마이크로미케니컬 소자.
- 제7항에 있어서, 적어도 경계 지역중 하나의 부분에 제1층(50)만 있는 것을 특징으로 하는 집적 반도체 회로 또는 마이크로미케니컬 소자.
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