KR100200716B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 본 발명에서는 주변에 더미(dummy) 셀을 포함하는 셀 어레이 영역 및 주변회로 영역을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 셀 어레이 영역에서 상기 셀 어레이 영역과 주변 회로 영역과의 경계에 인접한 부분에 형성된 더미 셀중 상기 셀 어레이 영역의 모서리 부분에 위치하는 소정의 수의 더미 셀을 제외한 셀에만 스토리지 전극을 형성한다. 본 발명에 의하면, COB 구조를 채용하는 반도체 기억 장치에서 셀 어레이 영역과 주변 회로 영역과의 경계 부분중 모서리 부분에서 형성되는 단차를 완만하게 하여 플레이트 전극과 그 상부의 도전층간의 단락을 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 기억 장치에서 셀 어레이 영역의 모서리 부분과 주변 회로 영역과의 경계 부분에 형성되는 단차에 의한 패턴 불량을 해결할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화 되면서 DRAM의 경우는 셀 커패시터의 구조 및 그 형성 방법이 중요하게 되었다. 따라서, 종래의 커패시터와 다른 구조를 갖는 커패시터가 대두되었고, 현재 64M DRAM 이상의 고집적 반도체 기억 장치에서는 COB(capacitor over bit-line) 구조를 널리 채택하고 있다. 상기 COB 구조는 비트 라인을 먼저 형성하고 그 위에 셀 커패시터를 형성함으로써, 제한된 셀 면적 내에 셀 커패시터의 용량을 크게 형성할 수 있는 잇점이 있다. 그러나, 이러한 COB 구조를 채택할 경우 몇가지의 문제점이 발생한다. 그 중 하나로서 커패시터의 용량을 결정짓는 스토리지 전극이 매우 높은 위치에 형성되어 셀 어레이 영역과 스토리지 전극이 형성되지 않는 주변 회로 영역 사이의 경계 부분에 표면 단차가 증가한다. 이러한 표면 단차의 증가는 후속 공정으로 유전막 및 플레이트 전극을 형성한 후 평탄화 공정으로 BPSG막을 증착 및 플로우 시킬 때 셀 어레이 영역의 주변에 형성된 플레이트 전극 상부의 BPSG막이 매우 얇게 형성되며, 심한 경우에는 플레이트 전극이 노출될 수 있다. 따라서, 플레이트 전극과 후속으로 형성되는 금속 배선층간의 단락을 유발시킬 수 있다. 또한, 금속 배선 형성을 위한 사진 공정시 급격한 단차로 인하여 원하는 감광막 패턴을 얻기가 어렵다.
도 1은 종래 기술에 따라 셀 어레이 영역을 COB 구조로 제조한 반도체 기억 장치의 평면 구조를 개략적으로 도시한 것으로서, 특히 셀 어레이 영역과 주변 회로 영역의 경계 부분을 도시한 것이다.
도 1에 있어서, 종래 기술에 따라 제조된 반도체 기억 장치는 주변에 더미(dummy) 셀을 포함하는 셀 어레이 영역(10)과 주변 회로 영역(20)과의 경계(15) 근처에서 스토리지 전극(30)이 상기 경계(15)에 인접하여 형성되어 있다.
도 2는 상기 도 1의 A - A'선 단면도이다.
도 2를 참조하여 종래 기술에 따라 제조된 반도체 기억 장치를 구체적으로 설명하면, 참조번호 1은 트랜지스터 등과 같은 하부 구조물(도시 생략)이 형성된 반도체 기판, 4는 상기 반도체 기판(1) 전면에 평탄화되고 각 셀의 트랜지스터의 소오스 영역을 노출시키는 스토리지 콘택홀을 갖는 제1 층간절연막, 30은 상기 스토리지 콘택홀을 채우는 스토리지 전극, 32는 상기 스토리지 전극(30) 표면에 형성된 유전막, 34는 상기 유전막(32)이 형성된 반도체 기판(1)의 셀 어레이 영역을 덮는 플레이트 전극, 40은 상기 플레이트 전극(34)이 형성된 반도체 기판(1) 전면에 평탄화되어 형성된 제2 층간절연막을 나타낸다. 여기서, 상기 제1 및 제2 층간절연막(4, 40)은 일반적으로 BPSG막으로 형성한다.
도 1 및 도 2에 나타낸 바와 같이, COB 구조를 채용하는 반도체 기억 장치에서 스토리지 전극(30)이 셀 어레이 영역(10)중 주변 회로 영역(20)과의 경계(15) 부분, 그 중에서도 특히 모서리 부분에 인접하여 형성된 경우에는 스토리지 전극(30)으로 인한 급격한 단차 때문에, 후속 공정에서 평탄화를 위해 사용된 절연막, 예를 들면 BPSG막이 상기 도 1 및 도 2에서 S1으로 표시한 부분에서와 같이 거의 남아 있지 않게 된다. 따라서, 상기 제2 층간절연막(40)의 평탄도를 개선시키기 위하여 상기 제2 층간절연막(40), 예컨대 BPSG막을 증착한 후 이를 고온에서 장시간 동안 평탄화시킬 경우 플레이트 전극(34)이 노출될 수 있다. 결과적으로, 상기 제2 층간 절연막(40)의 위에 형성되는 금속 배선과 더미 셀의 플레이트 전극(34)이 서로 단락되는 경우가 발생할 수 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 COB 구조를 채용하는 반도체 기억 장치에서 셀 어레이 영역과 주변 회로 영역과의 경계 부분중 모서리 부분에서 형성되는 단차를 완만하게 할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 종래 기술에 따라 셀 어레이 영역을 COB 구조로 제조한 반도체 기억 장치의 평면 구조를 개략적으로 도시한 것이다.
도 2는 도 1의 A - A'선 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따라서 셀 어레이 영역을 COB 구조로 제조한 반도체 기억 장치의 평면 구조를 개략적으로 도시한 것이다.
도 4는 도 3의 B - B'선 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다 .
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다 .
〈도면의 주요 부분에 대한 부호의 설명〉
101 : 반도체 기판, 104 : 제1 층간절연막
110, 210, 310 : 셀 어레이 영역, 115, 215, 315 : 경계
120, 220, 320 : 주변 회로 영역, 130, 230, 330 : 스토리지 전극
132 : 유전막, 140 : 제2 층간절연막
상기 목적을 달성하기 위하여 본 발명은, 가장자리에 복수의 더미 셀(dummy cell)이 형성된 셀 어레이 영역과, 상기 셀 어레이 영역에 인접하여 형성된 주변 회로 영역을 포함하는 반도체 장치의 제조 방법에 있어서,
상기 셀 어레이 영역 내에서 그 가장자리에 형성된 상기 복수의 더미 셀중에서 상기 셀 어레이 영역 내의 모서리 부분에 위치하는 소정의 수의 더미 셀을 제외한 모든 셀들에 스토리지 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 의하면, COB 구조를 채용하는 반도체 기억 장치에서 셀 어레이 영역과 주변 회로 영역과의 경계 부분중 모서리 부분에서 형성되는 단차를 완만하게 하여 플레이트 전극과 그 상부의 도전층간의 단락을 방지할 수 있다.
다음에, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따라서 셀 어레이 영역을 COB 구조로 제조한 반도체 기억 장치의 평면 구조를 개략적으로 도시한 것으로서, 특히 셀 어레이 영역과 주변 회로 영역의 경계 부분을 도시한 것이다.
도 3에 있어서, 본 발명의 바람직한 실시예에 따라 제조된 반도체 기억 장치에서는 셀 어레이 영역(110)의 가장자리에 복수의 더미셀이 형성되고, 상기 셀 어레이 영역(110)에 인접하여 주변 회로 영역(120)이 형성되며, 상기 셀 어레이 영역(110) 내에서 상기 셀 어레이 영역(110)의 가장자리, 즉 상기 셀 어레이 영역(110) 내에서 상기 셀 어레이 영역(110)과 주변 회로 영역(120)과의 경계(115)에 인접한 부분에 형성된 상기 복수의 더미 셀중에서 상기 셀 어레이 영역(110)의 모서리 부분에 위치하는 소정의 수의 더미 셀을 제외한 모든 셀들에 스토리지 전극(130)이 형성된다.
도 3에는 상기 셀 어레이 영역(110) 내에서 상기 셀 어레이 영역(110)과 주변 회로 영역(120)과의 경계(115)에 인접한 부분에 형성된 복수의 더미 셀중 상기 셀 어레이 영역(110)의 모서리 부분에 위치하는 1개의 더미 셀을 제외한 나머지 셀에만 스토리지 전극(130)을 형성한 경우를 도시한 것이다.
도 4는 상기 도 3의 B - B'선 단면도이다. 도 4를 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 구체적으로 설명하면 다음과 같다.
먼저, 트랜지스터 등과 같은 하부 구조물(도시 생략)이 형성된 반도체 기판(101) 전면에 제1 절연 물질을 적층한 후 이를 패터닝하여 셀 어레이 영역의 트랜지스터의 소오스 영역(도시 생략)을 노출시키는 스토리지 콘택홀을 포함하는 제1 층간절연막(104)을 형성한다. 여기서, 상기 제1 절연 물질을 적층하는 데 있어서 먼저 BPSG막을 증착한 후, 이를 고온에서 플로우시켜서 평탄화된 표면을 갖도록 형성한다.
계속해서, 상기 제1 층간 절연막(104)이 형성된 반도체 기판(101) 전면에 도전층, 예컨대 도우핑된 폴리실리콘을 증착한 후 이를 패터닝하여 상기 스토리지 콘택홀을 덮는 스토리지 전극(130)을 형성한다. 이 때, 상기 셀 어레이 영역(110) 내에서 셀 어레이 영역(110)과 주변 회로 영역(120)과의 경계(115)에 인접한 부분에 형성된 더미 셀중 상기 셀 어레이 영역(110)의 모서리 부분에 위치하는 소정의 수의 더미 셀을 제외한 나머지 셀에만 스토리지 전극(130)을 형성한다.
다음에, 상기 스토리지 전극(130)의 표면에 유전막(132)을 형성한다. 이어서, 상기 유전막(132)이 형성된 반도체 기판(101)의 셀 어레이 영역(110) 전면에 도전층을 형성하여 플레이트 전극(134)을 형성한다. 다음에, 제2 도전 물질을 사용하여 상기 플레이트 전극(134)이 형성된 반도체 기판(101) 전면에 제2 층간절연막(140)을 형성한다. 여기서, 상기 제2 층간절연막(140)은 BPSG막을 증착한 후 이를 고온에서 플로우시켜서 평탄화시키는 것이 바람직하다.
상기한 바와 같이 형성된 제2 층간절연막(140)은 상기 도 3 및 도 4에 S2로 표시한 부분에서와 같이 그 두께가 두껍게 형성된 것을 알 수 있다.
상기 설명한 실시예에서는 스토리지 전극을 형성하는 데 있어서 셀 어레이 영역 내에서 셀 어레이 영역과 주변 회로 영역과의 경계에 인접한 부분에 형성된 복수의 더미 셀중 셀 어레이 영역의 모서리 부분에 위치하는 1개의 더미 셀을 제외한 나머지 셀에만 스토리지 전극을 형성한 경우에 대하여만 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면으로서, 도 3과 같이 셀 어레이 영역을 COB 구조로 제조한 반도체 기억 장치의 평면 구조를 개략적으로 도시한 것이다.
도 5에 도시한 실시예에서는 셀 어레이 영역(210)의 가장자리에 복수의 더미셀이 형성되고, 상기 셀 어레이 영역(210)에 인접하여 주변 회로 영역(220)이 형성되며, 상기 셀 어레이 영역(210) 내에서 상기 셀 어레이 영역(210)의 가장자리, 즉 상기 셀 어레이 영역(210)과 주변 회로 영역(220)과의 경계(215)에 인접한 부분에 형성된 상기 복수의 더미 셀중에서 상기 셀 어레이 영역(210)의 모서리 부분에 위치하는 3개의 더미 셀을 제외한 모든 셀들에 스토리지 전극(230)을 형성한다.
도 6는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면으로서, 도 3과 같이 셀 어레이 영역을 COB 구조로 제조한 반도체 기억 장치의 평면 구조를 개략적으로 도시한 것이다.
도 6에 도시한 실시예에서는 셀 어레이 영역(310)의 가장자리에 복수의 더미셀이 형성되고, 상기 셀 어레이 영역(310)에 인접하여 주변 회로 영역(320)이 형성되며, 상기 셀 어레이 영역(310) 내에서 상기 셀 어레이 영역(310)의 가장자리, 즉 상기 셀 어레이 영역(310)과 주변 회로 영역(320)과의 경계(315)에 인접한 부분에 형성된 상기 복수의 더미 셀중에서 상기 셀 어레이 영역(310)의 모서리 부분에 위치하는 6개의 더미 셀을 제외한 모든 셀들에 스토리지 전극(330)을 형성한다.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 의하면, 플레이트 전극을 형성한 후 층간 절연막을 적층하여 플로우시킬 때 셀 어레이 영역의 에지에서 층간 절연막의 곡률 반경이 증가됨으로써, 층간 절연막의 두께가 증가되어 플레이트 전극과 후속 공정에서 형성되는 도전층과의 사이에 전기적으로 단락되는 현상을 방지할 수 있다. 본 발명에 따른 반도체 장치의 제조 방법은 기존에 사용하던 셀 레이아웃을 간단히 변경함으로써 실제 공정에 용이하게 적용할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (2)
- 가장자리에 복수의 더미 셀(dummy cell)이 형성된 셀 어레이 영역과, 상기 셀 어레이 영역에 인접하여 형성된 주변 회로 영역을 포함하는 반도체 장치의 제조 방법에 있어서,상기 셀 어레이 영역 내에서 그 가장자리에 형성된 상기 복수의 더미 셀중에서 상기 셀 어레이 영역 내의 모서리 부분에 위치하는 소정의 수의 더미 셀을 제외한 모든 셀들에 스토리지 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 소정의 수는 1개 내지 6개인 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (1)
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| KR1019960028881A KR100200716B1 (ko) | 1996-07-16 | 1996-07-16 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960028881A KR100200716B1 (ko) | 1996-07-16 | 1996-07-16 | 반도체 장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR980012440A KR980012440A (ko) | 1998-04-30 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960028881A KR100200716B1 (ko) | 1996-07-16 | 1996-07-16 | 반도체 장치의 제조 방법 |
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| KR (1) | KR100200716B1 (ko) |
-
1996
- 1996-07-16 KR KR1019960028881A patent/KR100200716B1/ko not_active IP Right Cessation
Also Published As
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| KR980012440A (ko) | 1998-04-30 |
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