KR950034789A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

반도체 집적회로장치 및 그 제조방법 Download PDF

Info

Publication number
KR950034789A
KR950034789A KR1019950006160A KR19950006160A KR950034789A KR 950034789 A KR950034789 A KR 950034789A KR 1019950006160 A KR1019950006160 A KR 1019950006160A KR 19950006160 A KR19950006160 A KR 19950006160A KR 950034789 A KR950034789 A KR 950034789A
Authority
KR
South Korea
Prior art keywords
conductive film
insulating film
film
forming
memory cell
Prior art date
Application number
KR1019950006160A
Other languages
English (en)
Other versions
KR0144587B1 (ko
Inventor
히로히사 우스아미
가즈유끼 쯔노꾸니
마사유끼 고지마
가즈오 노지리
게이지 오까모또
Original Assignee
가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
스즈끼 진이찌로
히다찌초엘에스아이 엔지니어링 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쯔또무, 가부시끼가이샤 히다찌세이사꾸쇼, 스즈끼 진이찌로, 히다찌초엘에스아이 엔지니어링 가부시끼가이샤 filed Critical 가나이 쯔또무
Publication of KR950034789A publication Critical patent/KR950034789A/ko
Application granted granted Critical
Publication of KR0144587B1 publication Critical patent/KR0144587B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

반도체 집적회로 장치 및 그 제조기술에 관한 것으로서, 다층휜 구조를 갖는 정보축적용 용량소자의 표면적을 증가시키고 DRAM을 미세화한 경우에도 충분한 축적전하량을 확보할수 있음과 동시에 다층휜 구조를 갖는 정보축적용 용량소자를 높은 치수정밀도로 형성할수 있는 기술을 제공하기 위해서, 제1마스크를 사용한 드라이에칭에 의해 2층의 다결정 실리콘막을 순차 에칭해서 축적전극의 상층의 휜 및 하층의 휜을 형성할때에 먼저 상층의 다결정실리콘막을 상층의 휜의 간격이 DRAM의 메모리셀의 최소가공치수로 되도록 패터닝해서 상층의 휜을 형성하고 다음에 제1마스크의 패턴을 자기정합적으로 확대한 패턴을 갖는 제2마스크를 사용해서 드라이에칭에 의해 하층의 휜을 형성하는 것에 의해서 상층의 휜보다 횡방향의 치수가 큰 하층의 휜을 형성하는 방법과 이러한 방법에 의해서 형성된 반도체 집적회로 장치를 마련하는구성으로 되어 있다.
이것에 의해서 하츠의 휜의 횡방향의 치수를 크게 한만큼 축적전극의 표면적이 증가하여 정보축적용 용량소자의 축적전하량을 늘릴수 있으며 휜의 치수정밀도를 향상시킬수가 있다.

Description

반도체 집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예인 DRAM의 메모리셀을 도시한 반도체기판의 주요부 단면도. 제2도는 본 발명의 1실시예인 DRAM의 메모리셀의 각 도전층의 레이아웃을 도시한 평면도.

Claims (11)

  1. 여러개의 워드선, 상기 워드선과 교차하는 여러개의 데이타선, 상기 워드선 및 데이타선에 접속된 여러개의 메모리셀을 갖는 반도체 집적회로장치로서, 상기 각 메모리셀은 반도체기판의 주면에 형성된 소오스, 드레인영역과 상기 소오스, 드레인 영역 사이로서 상기 반도체 기판상에 절연막을 거쳐서 형성된 게이트전극을 갖는 메모리셀을 선택용 MISFET 및 상기 게이트전극상에 형성된 제2패턴을 갖는 제1도전막, 상기 제1도전막과 전기적으로 접속되고 또한 상기 제1도전막상에 위치된 제1패턴을 갖는 제2도전막을 가지며 상기 메모리셀 선택용 MISFET의 소오스, 드레인 영역의 한쪽에 전기적으로 접속된 축적전극, 상기 축적전극의 표면을 덮는 유전체막 및 상기 유전체막을 거쳐서 상기 축적전극상에 형성된 플레이트 전극을 갖는 정보축적용 용량소자를 포함하고, 서로 인접하는 상기 여러개의 메모리셀에 있어서 상기 제1도전막의 간격은 상기 제2도전막의 간격보다 작고, 상기 워드선의 연장방향으로 서로 인접하는 2개의 메모리셀에 있어서 상기 제2도전막의 간격은 상기 반도체 집적회로장치의 최소 가공치수와 거의 동일한 것을 특징으로 하는 반도체 집적회로장치.
  2. 반도체기판에 형성된 소오스, 드레인 영역과 게이트 전극을 갖는 메모리셀 선택용 MISFET 및 상기 게이트 전극상에 형성된 제1도전막과 상기 제1도전막에 전기적으로 접속되고 또한 상기 제1도전막상에 위치된 제2도전막을 갖고 상기 메모리셀 선택용 MISFET의 소오스, 드레인 영역의 한쪽에 전기적으로 접속된 축적 전극, 상기 축적전극의 표면을 덮는 유전체막 및 상기 유전체막을 거쳐서 상기 축적전극사에 형성된 플레이트전극으로 이루어지는 정보축적용 용량소자로 이루어지는 메로리셀을 여러개 갖는 반도체 집적회로장치의 제조방법으로서, 반도체기판에 상기 메모리셀 선택용 MISFET를 형성하는 공정, 상기 메모리셀 선택용 MISFET의 게이트전극상에 절연막을 형성하는 공정, 상기 절연막상에 제1도전막을 형성하는 공정, 상기 제1도전막상에 적어도 일부분을 제외하고 상기 제1도전막으로부터 이간되도록 제2도전막을 형성하는 공정, 상기 제2도전막상에 제1패턴을 갖는 제1마스크를 형성하는 공정, 상기 제1마스크에 대해서 자기정합적으로 상기 제1마스크로 덮여져 있지 않은 부분의 상기 제2도전막을 제거하는 공정, 사기 제1마스크의 제1패턴에 대해서 자기정합적으로 확대된 제2패턴을 갖는 제2마스크를 형성하는 공정, 상기 제2마스크에 대해서 자기 정합적으로 상기 제2마스크로 덮여져 있지 않는 부분의 상기 제1도전막을 제거하는 공정, 상기 축적전극의 표면을 덮도록 유전체막을 형성하는 공정 및 상기 유전체막을 거쳐서 상기 축적전극상에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  3. 다층휜을 갖는 축적전극, 상기 축적전극의 표면을 덮는 유전체막 및 상기 유전체막을 거쳐서 상기 축적전극상에 형성된 플레이트 전극으로 구성되는 정보축적용 용량소자를 메모리셀 선택용 MISFET의 상층에 배치한 집적회로장치의 제조방법으로서, (a) 메모리셀 선택용 MISFET의 상층에 제1절연막을 퇴적한후, 상기 제1절연막을 에칭해서 상기 메모리셀 선택용 MISFET의 한쪽의 반도체영역에 도달하는 제1접속구멍을 형성하는공정, (b) 상기 제1절연막상에 제1도전막을 퇴적하고, 상기 제1접속구멍을 통해서 상기 제1도전막과 상기 메모리셀 선택용 MISFET의 한쪽의 반도체영역을 전기적으로 접속하는 공정, (c) 상기 제1도전막상에 제2절연막을 퇴적한후, 상기 제2절연막을 에칭해서 상기 제1도전막에 도달하는 제2접속구멍을 형성하는 공정, (d) 상기 제2절연막상에 제2도전막을 퇴적하고, 상기 제2접속구멍을 통해서 상기 제2도전막과 상기 제1도전막을 전기적으로 접속하는 공정, (e) 상기 제2도전막상에 형성된 제1패턴을 갖는 제1마스크를 사용해서 상기 제2도전막을 패터닝하는 것에 의해서 상층의 휜을 형성하는 공정, (f) 상기 제2절연막이 상기 제1패턴에 대해서 자기정합적으로 확대된 제2패턴을 갖도록 상기 제2절연막을 패터닝하고 제2마스크를 형성하는 공정, (g) 상기 제2마스크와 자기정합적으로 상기 제2절연막 아래에 형성된 상기 제1도전막을 패터닝하는 것에 의해서 하층의 휜을 형성하는 공정 (h) 상기 상츠의 휜과 상기 하층의 휜 사이에 남은 상기 제2절연막을 에칭에 의해 제거하는 것에 의해서, 상기 상층의 휜과 사이 하층의 휜을 갖는 정보축적용 용량소자의 축적전극을 형성하는 공정을 포함하는것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제3항에 있어서, 상기 제1절연막과 상기 메모리셀 선택용 MISFET 사이에 상기 제1절연막과는 에칭율이 다른 내에칭막을 마련하는 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
  5. 제3항에 있어서, 상기 제1도전막 및 상기 제2도전막을 드라이에칭에 의해 피터닝하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  6. 제3항에 있어서, 상기 상층의 휜상에 형성된 포토레지스트를 마스크로 해서 상기 제2절연막을 드라이에칭에 의해 패터닝할때, 반도체 기판의 온도를 0℃이하로 내리는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  7. 다층휜을 갖는 축적전극, 상기 축적전극의 표면을 덮는 유전체막 및 상기 유전체막을 거쳐서 상기 축적전극상에 형성된 플레이트 전극으로 구성되는 정보축적용 용량소자를 메모리셀 선택용 MISFET의 상층에 배치한 반도체 집적회로장치의 제조방법으로서, (a) 메모리셀 선택용 MISFET의 상층에 제1절연막을 퇴적한후, 상기 제1절연막을 에칭해서 상기 메모리셀 선택용 MISFET의 한쪽의 반도체영역에 도달하는 제1접속구멍을 형성하는공정, (b) 상기 제1절연막상에 제1도전막을 퇴적하고, 상기 제1접속구멍을 통해서 상기 제1도전막과 상기 메모리셀 선택용 MISFET의 한쪽의 반도체영역을 전기적으로 접속하는 공정, (c) 상기 제1도전막상에 제2절연막을 퇴적한후, 상기 제2절연막을 에칭해서 상기 제1도전막에 도달하는 제2접속구멍을 형성하는 공정, (d) 상기 제2절연막상에 제2도전막을 퇴적하고, 상기 제2접속구멍을 통해서 상기 제2도전막과 상기 제1도전막을 전기적으로 접속하는 공정, (e) 상기 제2도전막상에 형성된 제1마스크를 사용해서 상기 제2도전전막 및 상기 제2절연막을 패터닝하는 것에 의해서 상층의 휜을 형성하는 공정, (f) 상기 제1마스크상에 제3절연막을 퇴적한후, 상기 제3절연막을 에칭해서 상기 제1마스크, 상기 상층의 휜 및 상기 제2절연막의 각각의 측벽에 상기 제3절연막을 남기는 공정, (g) 상기 제3절연막과 자기 정합적으로 상기 제1도전막을 패터닝하는 것에 의해서 하층의 휜을 형성하는공정, (h) 상기 상층의 휜과 상기 하층의 휜 사이에 남은 상기 제2절연막을 에칭에 의해 제거하는 것에 의해서, 상기 상층의 휜과 사이 하층의 휜을 갖는 정보축적용 용량소자의 축적전극을 형성하는 공정을 포함하는것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 다층휜을 갖는 축적전극, 상기 축적전극의 표면을 덮는 유전체막 및 상기 유전체막을 거쳐서 상기 축적전극상에 형성된 플레이트 전극으로 구성되는 정보축적용 용량소자를 메모리셀 선택용 MISFET의 상층에 배치한 반도체 집적회로장치의 제조방법으로서, (a) 메모리셀 선택용 MISFET의 상층에 제1절연막, 제1도전막 및 제2절연막을 순차 퇴적한후, 상기 제2절연막, 제1도전막 및 제1절연막을 에칭해서 상기 메모리셀 선택용 MISFET의 한쪽의 반도체영역에 도달하는 접속구멍을 형성하는공정, (b) 상기 제2절연막상에 제2도전막을 퇴적하고, 상기 접속구멍릍 통해서 상기 제2도전막과 상기 메모리셀 선택용 MISFET의 한쪽의 반도체영역을 전기적으로 접속하는 공정, (c) 상기 제2도전막상에 형성된 제1마스크를 사용해서 상기 제2도전막을 패터닝하는 것에 의해서 상층의 휜을 형성하는 공정, (d) 상기 상층의 휜 아래의 상기 제2절연막을 에칭에 의해 제거한 후, 상기 제1마스크상에 제3절연막을 퇴적하고, 계속해서 상기 제3절연막을 에칭해서 상기 제1마스크 및 상기 상층의 휜의 각각의 측벽에 상기 제3절연막을 남기는공정, (e) 상기 포토레지스트 및 상기 상층의 휜의 각각의 측벽에 남은 상기 제3절연막과 자기정합적으로 상기 제1도전막을 패터닝하는 것에 의해서 하층의 휜을 형성하는공정을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  9. 다층휜을 갖는 축적전극, 상기 축적전극의 표면을 덮는 유전체막 및 상기 유전체막을 거쳐서 상기 축적전극상에 형성된 플레이트 전극으로 구성되는 정보축적용 용량소자를 메모리셀 선택용 MISFET의 상층에 배치한 반도체 집적회로장치의 제조방법으로서, (a) 메모리셀 선택용 MISFET의 상층에 제1절연막을 퇴적한후, 상기 제1절연막을 에칭해서 상기 메모리셀 선택용 MISFET의 한쪽의 반도체영역에 도달하는 제1접속구멍을 형성하는공정, (b) 상기 제1절연막상에 제1도전막을 퇴적하고, 상기 제1접속구멍을 통해서 상기 제1도전막과 상기 메모리셀 선택용 MISFET의 한쪽의 반도체영역을 전기적으로 접속하는 공정, (c) 상기 제1도전막상에 제2절연막을 퇴적한후, 상기 제2절연막을 에칭해서 상기 제1도전막에 도달하는 제2접속구멍을 형성하는 공정, (d) 상기 제2절연막상에 제2도전막을 퇴적하고, 상기 제2접속구멍을 통해서 상기 제2도전막과 상기 제1도전막을 전기적으로 접속하는 공정, (e) 상기 제2도전막상에 형성된 제1마스크를 사용해서 상기 제2도전막을 그의 측벽이 테이퍼형상으로 되도록 패터닝하는 것에 의해서 상층의 휜을 형성하는 공정, (f) 상기 제1마스크와 자기 정합적으로 상기 상층의 휜 아래에 형성된 상기 제2절연막을 그의 측벽이 테이퍼형상으로 되도록 패터닝하는 공정, (g) 상기 제1마스크와 상기 제2절연막을 마스크로 해서 상기 제2절연막 아래에 형성된 상기 제1도전막을 패터닝하는 것에 의해서 하층의 휜을 형성하는 공정, (h) 상기 상층의 휜과 상기 하층의 휜 사이에 남은 상기 제2절연막을 에칭에 의해서 제거하는 것에 의해서 상기 상층의 휜과 상기 하층의 휜을 갖는 정보축적용 용량소자의 축적전극을 형성하는 포함하는것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제9항에 있어서, 상기 제1도전막을 패터닝해서 상기 하층의 휜을 형성할때, 그의 측벽이 테이퍼형상으로 되도록 패터닝하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  11. 2층 이상의 도체층이 서로 전기적으로 접속되어 이루어지는 축적전극, 상기 축적전극을 덮는 유전체막 및 상기 유전체막을 거쳐서 상기 축적전극상에 마련된 공통전극으로 구성되는 정보축적용 용량소자 및 메모리 셀 선택용 MISFET로 이루어지는 메모리셀을 여러개 갖는 반도체집적회로장치의 제조방법으로서 (a) 반도체 기판의 표면상에 메모리셀 선택용 MISFET의 게이트전극을 형성하고, 상기 게이트 전극의 양측의 상기 반도체 기판내에 상기 메모리셀 선택용 MISFET의 소오스 영역, 드레인 영역을 구성하는 제1및 제2반도체 영역을 형성하는공정, (b) 상기 반도체기판상에 축적전극을 형성하기 위한 제1도전막을 형성하는 공정, (c) 상기 제1도전막상에 제1절연막을 퇴적하는 공정, (d) 상기 제1절연막상에 제2도전막을 퇴적하는 공정, (e) 상기 제2도전막상에 형성된 제1마스크를 사용해서 상기 제2도전막을 패터닝하는 것에 의해서 최상층의 도체층을 여러개 형성하는 공정 (f) 상기 제1마스크를 사용해서 상기 제1절연막을 패터닝하는 공정, (g) 상기 패터닝된 제1절연막의 측벽에 제2절연막을 형성하는 공정, (h) 상기 제1도전막을 상기 제2절연막에 대해서 자기정합적으로 패터닝하는 공정을 포함하고, 상기 여러개의 최상층의 도체층을 최소가공치수로 가공하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950006166A 1994-03-25 1995-03-23 필드에미션 디스플레이용 스페이서 제조방법 KR0144587B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6055812A JPH07263576A (ja) 1994-03-25 1994-03-25 半導体集積回路装置およびその製造方法
JP94-55812 1994-03-25

Publications (2)

Publication Number Publication Date
KR950034789A true KR950034789A (ko) 1995-12-28
KR0144587B1 KR0144587B1 (ko) 1998-07-15

Family

ID=13009350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950006166A KR0144587B1 (ko) 1994-03-25 1995-03-23 필드에미션 디스플레이용 스페이서 제조방법

Country Status (5)

Country Link
US (1) US5661061A (ko)
JP (1) JPH07263576A (ko)
KR (1) KR0144587B1 (ko)
CN (1) CN1124407A (ko)
TW (1) TW272316B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969671B2 (en) * 1995-11-14 2005-11-29 Renesas Technology Corporation Semiconductor integrated device and method of fabrication thereof
JP3443219B2 (ja) 1995-11-14 2003-09-02 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP2809185B2 (ja) * 1996-03-29 1998-10-08 日本電気株式会社 半導体装置およびその製造方法
US5888863A (en) * 1996-05-16 1999-03-30 Vanguard International Semiconductor Corporation Method to fabricate capacitors in memory circuits
TW412862B (en) * 1997-06-30 2000-11-21 Hitachi Ltd Method for fabricating semiconductor integrated circuit device
US7098502B2 (en) * 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
US7604908B2 (en) * 2005-03-09 2009-10-20 Tokyo Electron Limited Fine pattern forming method
JP2006344635A (ja) * 2005-06-07 2006-12-21 Matsushita Electric Ind Co Ltd 評価用半導体装置
EP2010169A4 (en) * 2006-04-10 2010-09-08 Nitromed Inc ASSESSMENT OF GENETIC RISK IN CARDIAC ERRORS: IMPACT OF THE GENETIC VARIATION OF THE POLYMORPHISM OF A G-PROTEIN BETA-3 SUB-UNIT
US9190494B2 (en) * 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8546876B2 (en) * 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7898857B2 (en) * 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US7808042B2 (en) 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8076229B2 (en) * 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
US8148776B2 (en) 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
AU2016222928B2 (en) 2015-02-26 2021-05-13 Merck Patent Gmbh PD-1 / PD-L1 inhibitors for the treatment of cancer
EP3310810A1 (en) 2015-06-16 2018-04-25 Merck Patent GmbH Pd-l1 antagonist combination treatments
CN109843324A (zh) 2016-10-06 2019-06-04 辉瑞公司 用于治疗癌症的avelumab用药方案
JP2018146278A (ja) * 2017-03-02 2018-09-20 セイコーエプソン株式会社 圧力センサー、圧力センサーの製造方法、圧力センサーモジュール、電子機器および移動体
JP2018151310A (ja) * 2017-03-14 2018-09-27 セイコーエプソン株式会社 圧力センサー、圧力センサーの製造方法、圧力センサーモジュール、電子機器および移動体
US10622030B1 (en) * 2018-10-28 2020-04-14 Nanya Technology Corporation Memory structure with non-straight word line

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3123073B2 (ja) * 1990-11-08 2001-01-09 日本電気株式会社 半導体記憶装置の製造方法
KR920017248A (ko) * 1991-02-18 1992-09-26 문정환 반도체 메모리 소자의 커패시터 제조방법
KR100215338B1 (ko) * 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법

Also Published As

Publication number Publication date
CN1124407A (zh) 1996-06-12
TW272316B (ko) 1996-03-11
KR0144587B1 (ko) 1998-07-15
JPH07263576A (ja) 1995-10-13
US5661061A (en) 1997-08-26

Similar Documents

Publication Publication Date Title
KR950034789A (ko) 반도체 집적회로장치 및 그 제조방법
KR930007192B1 (ko) 디램셀의 적층형캐패시터 및 제조방법
KR970013366A (ko) 반도체 집적 회로장치의 제조방법
KR930011462B1 (ko) 다층배선의 단차를 완화시키는 방법
US5567989A (en) Highly integrated semiconductor wiring structure
KR960011652B1 (ko) 스택캐패시터 및 그 제조방법
KR19990073712A (ko) 씨오비(cob)를 구비한 반도체 메모리 장치 및 그 제조방법
KR930008583B1 (ko) 스택캐패시터 및 그 제조방법
KR100368569B1 (ko) 반도체장치및그제조방법
CN108281424A (zh) 半导体元件以及其制作方法
JPH0629480A (ja) スタック型囲繞壁キャパシタ
US5326998A (en) Semiconductor memory cell and manufacturing method thereof
US5194753A (en) Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits
US5149668A (en) Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits
KR960030419A (ko) 반도체 집적회로장치 및 그 제조방법
JPH11274434A (ja) 半導体装置及びその製造方法
KR20040025289A (ko) 고밀도 스토리지 패턴 형성방법
JP2000114481A (ja) 半導体記憶装置の製造方法
KR0165491B1 (ko) 더미 패턴을 구비한 반도체 메모리 장치 및 그 제조방법
US6278151B1 (en) Semiconductor device having wiring detour around step
KR960006747B1 (ko) 스택캐패시터 제조방법
JP4131900B2 (ja) 半導体記憶装置及びその製造方法
KR970000976B1 (ko) 스택 캐패시터 제조방법
KR940011806B1 (ko) Dram셀 및 그 제조방법
KR101001633B1 (ko) 반도체 소자의 콘택홀 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid