KR960030419A - 반도체 집적회로장치 및 그 제조방법 - Google Patents
반도체 집적회로장치 및 그 제조방법 Download PDFInfo
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Abstract
반도체 집적회로장치 및 그 제조방법에 관한 것으로서, 메모리어레이주위의 표고가 낮은 영역에 배치된 접속구멍의 내부에 있어서의 상하의 배선의 접속신뢰성을 향상시키기 위해서, DRAM의 메모리어레이 주위의 영역에 메모리셀의 정보축적용 용량소자와 동일한 구조의 더미의 용량C'를 마련하여 메모리어레이와 그 주위영역의 표고차를 완화시키고, 더미의 용량소자C'의 축적전극을 활성영역에 형성된 반도체영역에 접속하고, 축적전극의 휜의 일부를 그의 하부의 산화실리콘막에 마련된 열린구멍내에 매립하도록 하였다.
이렇게 하는 것에 의해, 스택구조의 메모리셀을 구비한 DRAM에 있어서 메모리어레이 주위의 표고가 낮은 영역에 배치된 접속구멍의 내부에 있어서의 배선의 접속신뢰성을 향상시킬 수 있다는 등의 효과가 얻어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예인 DRAM을 형성한 반도체칩의 외관을 도시한 평면도.
Claims (15)
- 휜구조의 축적전극, 유전체막을 거쳐서 상기 축적전극상에 형성된 플레이트전극으로 구성된 정보축적용 용량소자를 메모리셀 선택용 MISFET의 상부에 배치한 스택구조의 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치로서, 메모리어레이 주위의 영역에 상기 메모리셀의 정보축적용 용량소자와 동일한 구조의 더미의 용량소자를 마련한 것을 특징으로 하는 반도체 집적회로장치.
- 제1항에 있어서, 상기 더미의 용량소자는 정보의 축적에는 사용되지 않는 소자인 것을 특징으로 하는 반도체 집적회로장치.
- 제1항에 있어서, 상기 더미의 용량소자는 반도체기판의 활성영역에 마련된 반도체영역에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
- 제3항에 있어서, 상기 정보축적용 용량소자와 상기 더미의 용량소자는 양자에 공통인 웰영역에 마련되고, 상기 웰영역에는 소정의 전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
- 제1항에 있어서, 상기 더미의 용량소자를 구성하는 휜의 일부는 상기 휜의 하부의 절연막에 마련된 열린 구멍의 내부에 매립되어 있는 것을 특징으로 하는 반도체 집적회로장치.
- 제1항에 있어서, 상기 더미의 용량소자는 상기 메모리셀의 메모리셀 선택용 MISFET에 접속된 워드선과 상기 워드선의 상층에 형성된 션트용 워드선과의 접속부에 마련되어 있는 것을 특징으로 하는 반도체 집적회로장치.
- 제6항에 있어서, 상기 메모리셀 선택용 MISFET에 접속된 상기 워드선의 배선밀도를 상기 메모리어레이와 상기 접속부에서 거의 동일하게 한 것을 특징으로 하는 반도체 집적회로장치.
- 휜구조의 축적전극과 유전체막을 거쳐서 상기 축적전극상에 형성된 플레이트전극으로 구성된 정보축적용 용량소자를 메모리셀 선택용 MISFET의 상부에 배치한 스택구조의 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치로서, 상기 DRAM이 형성된 반도체칩의 주면의 최외주부를 따라서 상기 메모리셀의 정보축적용 용량소자와 동일한 구조의 소자를 배치한 것을 특징으로 하는 반도체 집적회로장치.
- 제8항에 있어서, 상기 소자는 그 상층의 절연막에 뚫려 있는 접속구멍을 통해서 상층의 배선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
- 반도체기판의 주면에 여러개의 메모리셀이 행열형상으로 배치된 제1영역과 제1영역에 인접하고 더미의 용량소자의 형성된 제2영역을 갖고, 상기 메모리셀은 직렬접속된 MISFET와 정보축정용 용량소자로 이루어지는 반도체 집적회로장치의 제조방법으로서, (a) 상기 정보축적용 용량소자 및 상기 더미의 용량소자를 형성한 후 이들 소자의 상층에 제1층째의 배선을 형성하는 공정, (b) 반도체기판상에 도포막을 피착한 후 상기 도포막을 에치백해서 상기 제1층째의 배선상의 상기 도포막을 제거하는 공정, (c) 상기 도포막을 일부에 포함하는 층간절연막에 접속구멍을 형성한 후, 상기 층간절연막상에 제2층째의 배선을 형성하고 상기 접속구멍을 통해서 상기 제2층째의 배선과 상기 제2층째의 배선을 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판의 주면에 여러개의 메모리셀이 행열형상으로 배치된 제1영역과 제1영역에 인접하는 제2영역을 갖고, 상기 메모리셀은 직렬접속된 MISFET와 제1용량소자와 이루어지는 반도체 집적회로장치의 제조방법으로서, (a) 상기 제1영역에 있어서 상기 반도체기판의 주면에 제1절연막을 거쳐서 상기 MISFET의 게이트전극을 형성하고, 상기 반도체기판의 주면으로서 상기 게이트전극의 양끝에 MISFET의 소오스, 드레인으로 되는 제1, 제2반도체영역을 형성하는 공정, (b) 상기 제2영역에 있어서 상기 반도체기판의 주면에 제3반도체영역을 형성하는 공정, (c) 상기 제1영역에 있어서 상기 제1반도체영역에 접속되고 또한 상기 게이트전극상으로 연장하는 상기 용량소자의 제1전극, 상기 제1전극상에 위치하는 유전체막 및 상기 유전체막상에 위치하는 상기 용량소자의 제2전극을 형성하는 공정, (d) 상기 제2영역에 있어서 상기 제3반도체영역에 접속되고 또한 상기 반도체기판상에 제3전극과 상기 제3전극상에 위치하는 제4전극을 형성하는 공정, (e) 상기 제2 및 제4전극상에 제2절연막을 형성하고 상기 제2절연막상에 제3절연막을 형성하는 공정, (f) 상기 제3절연막을 에칭하여 상기 제4전극의 상부에 있어서 상기 제2절연막을 노출시키는 공정, (g) 상기 제3절연막 및 상기 제3절연막에서 노출된 제2절연막상에 제4절연막을 형성하는 공정, (h) 상기 제4전극상에 있어서 상기 제2 및 제4절연막에 열림부를 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제11항에 있어서, 상기 제2, 제4절연막을 무기재료로 이루어지고, 상기 제3절연막을 유기재료로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제11항에 있어서, 상기 공정(d)와 (e) 사이에, 상기 제2영역에 있어서 상기 용량소자의 제1전극을 피복하도록 상기 제2전극상에 제1도체층을 형성하는 공정을 또 갖고, 상기 제2 및 제4절연막에 형성되는 열림부는 상기 제1도체층의 일부를 노출시키는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제13항에 있어서, 상기 공정(h)후에, 상기 열림부내 및 상기 제4절연막상에 제2도체층을 형성하는 공정을 또 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판의 주면에 여러개의 메모리셀이 행열형상으로 배치된 제1영역과 제1영역에 인접하는 제2영역을 갖고, 상기 메모리셀은 직렬접속된 MISFET와 제1용량소자와 이루어지는 반도체 집적회로장치의 제조방법으로서, (a) 상기 제1영역에 있어서 상기 반도체기판의 주면에 제1절연막을 거쳐서 상기 MISFET의 게이트전극을 형성하고, 상기 반도체기판의 주면으로서 상기 게이트전극의 양끝에 상기 MISFET의 소오스, 드레인으로 되는 제1, 제2반도체영역을 형성하는 공정, (b) 상기 제2영역에 있어서 반도체기판의 주면에 제3반도체영역을 형성하는 공정, (c) 상기 제1 및 제2영역에 있어서 상기 반도체기판의 주면상에 제2절연막을 형성하는 공정, (d) 상기 제2절연막상에 상기 제2절연막과는 다른 재질로 이루어지는 제3절연막을 형성하는 공정, (e) 상기 제2, 제3절연막에 대해서 상기 제1반도체영역을 노출시키는 제1열림부와 상기 제3반도체영역을 노출시키는 제2열림부를 형성하는 공정, (f) 상기 제3절연막 및 상기 제1, 제2열림부내에서 제1도체층을 형성하는 공정, (g) 상기 제1반도체영역을 피복하는 소정의 제1패턴과 상기 제3반도체영역을 피복하는 소정의 제2패턴을 갖도록 상기 제1도체층 및 상기 제3절연막을 에칭하는 공정, (h) 상기 제1 및 제2패턴을 갖는 제3절연막을 제거하는 공정으로 이루어지는 반도체 집적회로장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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