KR100444115B1 - 캐패시터 전극을 포함한 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

불량 발생을 방지할 수 있음과 함께, 제조 비용을 저감하는 것이 가능한 반도체 장치 및 그 제조 방법을 얻을 수 있다. 반도체 장치는 캐패시터 전극(22)과 절연층(23)과 배선층(26a)을 포함한다. 캐패시터 전극(22)은 반도체 기판(1) 상에 형성되어 있다. 절연막(23)은 캐패시터 전극(22) 상에 형성되어 캐패시터 전극(22)의 일부를 노출시키는 홈(25a)을 구비하고 상부 표면을 구비한다. 배선층(26a)은 홈(25a) 내부에 충전되어 상부 표면을 구비하고, 캐패시터 전극(22)과 접속되어 있다. 배선층(26a) 상부 표면은 절연막(23) 상부 표면과 거의 동일 평면 상에 위치한다.

Description

캐패시터 전극을 포함한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH CAPACITOR ELECTRODES AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는캐패시터 전극을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 반도체 장치 중 하나로서 DRAM(Dynamic Random Access Memory)이 알려져 있다. 도 9는 종래의 반도체 장치를 나타내는 단면 모식도이다. 도 9를 참조하여 종래의 반도체 장치를 설명한다.
도 9를 참조하여, 반도체 장치는 DRAM으로, 반도체 기판(101) 상에 형성된 전계 효과 트랜지스터와 캐패시터를 구비한다. 캐패시터는 메모리 신호로서의 전하를 저장한다. 또한, 전계 효과 트랜지스터는 캐패시터로의 전하의 축적을 제어하는 스위칭 소자로서 작용한다. 반도체 기판(101)의 주 표면에는 간격을 사이에 두고 도전 영역(102a ∼ 102e)이 형성되어 있다. 도전 영역(102a ∼ 102d)은 전계 효과 트랜지스터의 소스 및 드레인 영역이 된다. 도전 영역(102a∼102d) 간에 위치하는 채널 영역 상에는 반도체 기판(101) 상에 게이트 절연막(103a ∼ 103c)이 형성되어 있다. 게이트 절연막(103a ∼ 103c) 상에는 게이트 전극(104a ∼ 104c)이 형성되어 있다. 게이트 전극(104a ∼ 104c)의 측벽 상에는 측벽 절연막(105a ∼ 105f)이 형성되어 있다. 게이트 전극(104a ∼ 104c) 상에는 피복 절연막(106a ∼ 106c)이 형성되어 있다. 게이트 전극(104a)과 게이트 절연막(103a)과 소스 및 드레인 영역으로서의 도전 영역(102a, 102b)으로부터 전계 효과 트랜지스터가 구성되어 있다. 게이트 전극(104b)과 게이트 절연막(103b)과 소스 및 드레인 영역으로서의 도전 영역(102b, 102c)으로부터 다른 전계 효과 트랜지스터가 구성되어 있다. 게이트 전극(104c)과 게이트 절연막(103c)과 소스 및 드레인 영역으로서의 도전 영역(102c, 102d)으로부터 다른 전계 효과 트랜지스터가 구성되어 있다.
피복 절연막(106a ∼ 106c)과 측벽 절연막(105a ∼ 105f)과 반도체 기판(101)의 주 표면 상에 제1 층간 절연막(107)이 형성되어 있다. 제1 층간 절연막(107)에는 도전 영역(102b, 102c) 상에 위치하는 영역에 컨택트홀(108a, 108b)이 형성되어 있다. 컨택트홀(108a, 108b) 내부에는 도핑된 폴리실리콘막 등의 도전체막(109a, 109b)이 충전되어 있다. 제1 층간 절연막(107) 상에는 제2 층간 절연막(110)이 형성되어 있다. 도전체막(109b) 상에 위치하는 영역에서는 제2 층간 절연막(110)에 컨택트홀(111a)이 형성되어 있다. 또한, 반도체 기판(101)의 주 표면에서의 도전 영역(102e) 상에 위치하는 영역에서는, 제1 및 제2 층간 절연막(107, 110)의 일부를 제거함으로써 컨택트홀(111b)이 형성되어 있다. 컨택트홀(111a, 111b)의 내부에는 텅스텐막 등의 도전체막(115a, 115b)이 각각 충전되어 있다. 도전체막(115a, 115b) 상에는 제1 배선층(112a, 112b)이 형성되어 있다.
제1 배선층(112a, 112b)과 제2 층간 절연막(110) 상에는 제3 층간 절연막(113)이 형성되어 있다. 도전체막(109a) 상에 위치하는 영역에서는, 제2 및 제3 층간 절연막(110, 113)의 일부를 제거함으로써 컨택트홀(114)이 형성되어 있다. 컨택트홀(114) 내부에는 도전체막(116)이 충전되어 있다.
제3 층간 절연막(113) 상에는 제4 층간 절연막(117)이 형성되어 있다. 제1 배선층(112b) 상에 위치하는 영역에서는, 제3 및 제4 층간 절연막(113, 117)의 일부를 제거함으로써 컨택트홀(150)이 형성되어 있다. 컨택트홀(150) 내부에는 도전체막(151)이 충전되어 있다.
제4 층간 절연막(117) 상에는 제5 층간 절연막(118)이 형성되어 있다. 도전체막(116) 상에 위치하는 영역에서는, 제4 및 제5 층간 절연막(117, 118)의 일부를 제거함으로써, 개구부(119)가 형성되어 있다. 개구부(119)의 내부에는, 도전체막(116)에 접속된 캐패시터 하부 전극(120)이 형성되어 있다. 캐패시터 하부 전극(120) 상으로부터 제5 층간 절연막(118)의 상부 표면 상에까지 연장하도록, 유전체막(121)이 형성되어 있다. 유전체막(121) 상에는 개구부(119) 내부를 충전함과 함께, 제5 층간 절연막(118)의 상부 표면 상에까지 연장하도록 캐패시터 상부 전극(122)이 형성되어 있다. 캐패시터는 캐패시터 하부 전극(120)과 유전체막(121)과 캐패시터 상부 전극(122)을 포함한다.
캐패시터 상부 전극(122)과 제5 층간 절연막(118) 상에는 제6 층간 절연막(123)이 형성되어 있다. 캐패시터 상부 전극(122) 상에 위치하는 영역에서는, 제6 층간 절연막(123)에 컨택트홀(152a)이 형성되어 있다. 또한, 도전체막(150) 상에 위치하는 영역에서는, 제5 및 제6 층간 절연막(118, 123)의 일부를 제거함으로써 컨택트홀(152b)이 형성되어 있다. 컨택트홀(152a, 152b) 내부에는 텅스텐막 등의 도전체막(153a, 153b)이 충전되어 있다. 도전체막(153a)은 캐패시터 상부 전극(122)과 접속되어 있다. 도전체막(153b)은 도전체막(151)과 접속되어 있다. 도전체막(152a, 152b) 상에는 알루미늄 등을 포함하는 제2 배선층(154a, 154b)이 형성되어 있다. 제2 배선층(154a)은 캐패시터 상부 전극(122)의 전위를 고정하기 위해 이용된다. DRAM과 같은 반도체 장치에서는, 도 9에 도시한 바와 같이, 기판(101) 상에 캐패시터를 구비하는 메모리 셀이 여러개 매트릭스형으로 배치되어 있다. 그리고, 제2 배선층(154a, 154b) 상에는 층간 절연막(도시하지 않음)이 형성된다.
DRAM에 대표되는 반도체 장치에서는, 미세화·고집적화의 요구가 점점 더 강해지고 있다. 그 때문에, 도 9에 도시한 바와 같은 DRAM의 메모리 셀의 사이즈는 점점 더 작아지고 있다. 그러나, 메모리 셀에서 전하를 축적하는 캐패시터에는 일정량의 전하를 축적할 필요가 있다. 그 때문에, 메모리 셀의 사이즈를 작게 하면서 캐패시터의 용량을 확보할 목적으로, 도시한 바와 같은 원통형 캐패시터 혹은 두께막형 캐패시터 등의 높이 방향으로 연장되는 형상의 캐패시터 구조가 채택되고 있다. 한편, 캐패시터 상부 전극(122)보다 하층에 위치하는 도전 영역(102e) 등에 신호를 공급하거나 혹은 전위를 고정하는 등의 목적으로, 도전 영역(102e)에 접속된 제1 배선(112b)과 제2 배선층(154b)을 컨택트홀(152b, 150)을 통해 접속할 필요가 있다. 이 때, 캐패시터 상부 전극(122) 상에 위치하는 컨택트홀(152a)과 제2 배선층(154b) 하에 위치하는 컨택트홀(152b)이란 캐패시터의 구조에 기인하여 그 깊이가 다르다. 그 때문에, 이 컨택트홀(152a, 152b)을 한번의 에칭 공정에 의해 형성한 경우, 컨택트홀(152b)이 소정의 깊이로 도달할 때까지 에칭을 계속할 필요가 있다. 이 때, 컨택트홀(152a)의 저부에서 캐패시터 상부 전극(122)이 에칭을 지나치게 받게 된다. 이 결과, 캐패시터 상부 전극(122)이 손상을 받거나 혹은 컨택트홀(152a)가 캐패시터 상부 전극(122)을 관통하게 된다는 문제가 발생한다. 이 때문에, 종래는 컨택트홀(152a)을 형성하기 위한 에칭 공정과, 컨택트홀(152b)을 형성하기 위한 에칭 공정을 별도로 행하였다. 이 결과, 반도체 장치의 제조 공정수가 증대하게 되어 반도체 장치의 제조 비용이 상승하는 원인이 되었다.
또한, 제2 배선층(154a, 154b)을 형성하기 위한 사진 제판 가공이나 컨택트홀(152a, 152b)을 형성하기 위한 사진 제판 가공에서의 마스크의 중첩 오차 등에 의해 제2 배선층(154a, 154b)과 컨택트홀(152a, 152b)과의 위치가 어긋나는 경우가 있었다. 이 경우, 제2 배선층(154a)과 캐패시터 상부 전극(122)이 접속되지 않고 반도체 장치에 불량이 발생하고 있었다.
또한, 반도체 장치의 미세화에 따라, 제2 배선층(154a, 154b)의 배선폭이나 배선 높이(배선의 단면적) 및 배선 간의 간격도 작게 할 필요가 있다. 그러나, 이와 같이 배선의 단면적이 작아지면, 제2 배선층(154a, 154b)의 배선 저항이 증대한다. 이러한 배선 저항의 증대는 배선 지연을 초래한다. 이 결과, 반도체 장치에 있어서 동작 속도 등 필요한 특성을 실현할 수 없어 불량품이 발생하는 경우가 있었다.
본 발명의 목적은 불량의 발생을 방지할 수 있음과 함께, 제조 비용을 저감하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 하나의 국면에서의 반도체 장치는, 캐패시터 전극과 절연막과 배선층을 구비한다. 캐패시터 전극은 반도체 기판 상에 형성되어 있다. 절연막은 캐패시터 전극 상에 형성되고, 캐패시터 전극의 일부를 노출시키는 홈을 구비하고 상부 표면을 갖는다. 배선층은 홈의 내부에 충전되어 있고, 상부 표면을 구비하며 캐패시터 전극과 접속되어 있다. 배선층의 상부 표면은 절연막의 상부 표면과 거의 동일 평면 상에 위치한다.
이와 같이 하면, 캐패시터 전극에 접속되는 배선을 소위 상감 배선 구조로 할 수 있어 종래보다 반도체 장치의 제조 공정을 간략화할 수 있다.
또한, 종래는 캐패시터 전극과 알루미늄 등을 포함하는 배선층이 컨택트홀 내부에 형성된 텅스텐 플러그 등의 도전체막을 통해 접속되어 있었다. 그 때문에, 배선층과 도전체막과의 접합 계면은 이종 재료의 접합 계면이 되어, 계면 저항 등이 커지기 때문에 일렉트로 마이그레이션 내성이 저하하고 있었다. 그러나, 본 발명에서는 배선층이 상감 배선 구조이고 또한 홈에서는 캐패시터 전극 일부가 노출하고 있기 때문에, 배선층 하면이 직접 캐패시터 전극과 접속된 상태로 되어 있다. 이 때문에, 텅스텐 플러그를 형성할 필요가 없다. 이 때문에, 배선층의 일렉트로 마이그레이션 내성이 저하하는 것을 방지할 수 있다.
또한, 절연막에 홈을 형성하여 그 홈 내부에 도전체막을 충전함으로써 배선층의 형성 및 그 배선층과 캐패시터 전극과의 접속을 동시에 실현하기 때문에, 종래와 같이 컨택트홀과 이 컨택트홀 상에 형성되어야 할 배선층과의 위치 어긋남 등의 문제는 발생하지 않는다. 따라서, 이러한 위치 어긋남에 기인하는 불량의 발생을 방지할 수 있다.
또한, 배선층의 상부 표면과 절연막의 상부 표면이 거의 동일 평면 상에 위치하기 때문에, 이 배선층의 상부 표면에서 배선층에 기인하는 단차는 존재하지 않는다. 이 때문에, 절연막 상에 다른 절연막 등을 형성하는 경우, 배선층의 상부 표면의 단차에 기인하여 다른 절연막 상부 표면에 단차가 형성되지는 않는다. 따라서, 다른 절연막 상에 상층 배선층 등을 형성하는 경우, 상기 단차에 기인하는상층 배선층의 단선 등의 불량이 발생하는 것을 방지할 수 있다.
또한, 캐패시터 전극보다 하층에 위치하는 도전 영역에 신호를 공급하는 등의 목적으로, 배선층과 동일층에 형성되는 다른 배선층과 상기 도전 영역을 접속하는 경우가 있다. 이 때, 캐패시터 전극과 평면적으로 중첩되지 않은 영역에서, 절연막에 상기 도전 영역까지 도달하는 다른 컨택트홀과, 다른 컨택트홀 내부에 충전되는 도전체막과, 도전체막에 접속된 다른 배선층을 형성할 필요가 있다. 한편, 종래는 캐패시터 전극과 배선층과의 접속을 위해 컨택트홀을 형성하였다. 그리고, 이 컨택트홀과 상기 다른 컨택트홀과는 그 깊이가 다르기 때문에 각각 다른 에칭 공정에 의해 형성할 필요가 있었다. 이것은 반도체 장치가 미세화하여 캐패시터가 높이 방향으로 연장하는 구조가 되어, 컨택트홀과 상기 다른 컨택트홀과의 깊이의 차가 점점 커지고 있기 때문이다. 그러나, 본 발명에 있어서는 캐패시터 전극 상에 컨택트홀은 형성하지 않고, 직접 배선층 하면을 캐패시터 전극에 접촉시키도록 하고 있다. 즉, 반도체 장치가 미세화되어도 종래와 같이 깊이가 다른 복수의 컨택트홀을 형성할 필요가 없어 반도체 장치의 제조 공정을 보다 간략화할 수 있다.
상기 하나의 국면에서의 반도체 장치는, 절연막 하에 위치하는 도전 영역을 구비하고 있어도 된다. 절연막에는 도전 영역에까지 도달하는 컨택트홀과, 이 컨택트홀과 접속하는 다른 홈이 형성되어 있는 것이 바람직하다. 또한, 상기 하나의 국면에서의 반도체 장치는 다른 홈과 컨택트홀과의 내부에 충전된 다른 배선층을 구비하는 것이 바람직하다.
이 경우, 절연막에 형성된 다른 배선층은 컨택트홀 내부와 다른 홈 내부를도전체막으로 충전하는, 소위 이중 상감 프로세스로 형성할 수 있다. 그리고, 후술하는 제조 공정에서 설명한 바와 같이, 상기 다른 배선층이 위치하는 다른 홈과 배선층이 위치하는 홈을 동일한 에칭 공정에서 형성하면, 상기한 바와 같이 다른 배선층을 형성하는 경우에, 제조 공정수의 증가를 최저한으로 억제할 수 있다. 이 때문에, 반도체 장치의 제조 비용이 증대하는 것을 억제할 수 있다.
상기 하나의 국면에서의 반도체 장치에서는, 절연막의 홈과 다른 홈과는 거의 평행하게 연장되도록 형성되어도 된다.
이 경우, 다른 배선층과 평행하게 연장되어 캐패시터 전극에 하면이 접촉하는 배선층을 형성할 수 있다. 따라서, 캐패시터 전극과 배선층과의 접촉 면적을 증대시킬 수 있어, 캐패시터 전극과 배선층과의 전기적인 접속을 보다 확실하게 행할 수 있다.
상기 하나의 국면에서의 반도체 장치에서는, 절연막의 홈은 복수의 개구부를 포함하고 있어도 된다.
이 경우, 개구부의 저면의 면적을 변경함으로써, 배선층과 캐패시터 전극과의 접촉 면적을 임의로 변경할 수 있다. 이 결과, 배선층과 캐패시터 전극 간의 전기 저항치를 임의로 변경할 수 있다.
또한, 이와 같이 홈이 복수의 개구부를 포함하고 개구부 내부에 각각 배선층이 형성된 경우, 배선층보다 상층에 위치하고 또한 개구부의 내부에 형성된 각각의 배선층 간을 접속하는 상층 배선층을 형성해도 된다.
상기 하나의 국면에서의 반도체 장치에서는 배선층은 구리를 포함하는 것이바람직하다.
이 경우, 종래 배선층의 재료로서 이용되고 있는 알루미늄보다 구리는 그 전기 저항치가 낮다. 따라서, 배선층의 재료로서 구리를 이용하면 배선 저항을 종래보다 저감할 수 있다. 이 때문에, 배선 지연의 발생을 방지할 수 있다.
상기 하나의 국면에서의 반도체 장치에서는, 상기 홈의 내벽 상에는 배리어 메탈층이 형성되어 있는 것이 바람직하다.
이 경우, 배선층을 구성하는 구리 등의 재료가 절연막이나 캐패시터 전극 등으로 확산하는 것을 배리어 메탈층에 의해 방지할 수 있다.
본 발명의 다른 국면에서의 반도체 장치의 제조 방법에서는, 반도체 기판 상에 캐패시터 전극을 형성한다. 캐패시터 전극 상에 상부 표면을 갖는 절연막을 형성한다. 절연막에 있어서, 캐패시터 전극의 일부를 노출시키도록 홈을 형성한다. 홈 내부를 충전하고 또한 절연막 상부 표면 상에까지 연장하도록 도전체막을 형성한다. 절연막의 상부 표면 상에 위치하는 도전체막을 제거함과 함께, 절연막의 홈 상에 위치하는 도전체막의 일부를 제거함으로써, 홈의 내부를 충전하는 도전체막을 포함하고 절연막의 상부 표면과 거의 동일 평면 상에 위치하는 상부 표면을 갖는 배선층을 형성한다.
여기서, 종래의 캐패시터 전극에 접속된 배선층의 제조 공정에서는, 절연막에 컨택트홀을 형성하는 공정, 컨택트홀 내부에 도전체막을 형성하는 공정, 절연막 상부 표면 상에 위치하는 여분의 도전체막을 제거하는 공정, 컨택트홀 상에 배선층이 되는 도전체막을 형성하는 공정 및 레지스트막을 마스크로 하여 이 도전체막을에칭에 의해 부분적으로 제거함으로써 배선층을 형성하는 공정을 실시하였다. 즉, 종래의 반도체 장치의 제조 공정에서는 에칭 공정 및 성막 공정을 각각 2회 실시하고 있었다. 그러나, 본 발명과 마찬가지로 캐패시터 전극에 전기적으로 접속된 배선층을 소위 상감 배선 구조로 하는 것으로, 절연막에 홈을 형성하는 공정, 이 홈의 내부에 배선층이 되는 도전체막을 형성하는 공정, 그 후 절연막의 상부 표면 상에 위치하는 도전체막을 화학 기계 연마법(CMP법: Chemical Mechanical Polishing) 등을 이용하여 제거하는 공정이라는, 종래보다 적은 공정수로 배선층을 형성할 수 있다. 이 결과, 반도체 장치의 제조 공정을 간략화할 수 있다. 또한, 이와 같이 하면, 본 발명에 따른 반도체 장치를 용이하게 제조할 수 있다.
상기 다른 국면에서의 반도체 장치의 제조 방법에서는, 절연막 하에 위치하는 도전 영역을 형성해도 되며, 절연막에 도전 영역까지 도달하는 컨택트홀을 형성해도 된다. 홈을 형성하는 공정은 컨택트홀 상에 위치하는 영역에서 절연막에 다른 홈을 형성하는 것을 포함하고 있어도 된다. 도전체막을 형성하는 공정은 컨택트홀과 다른 홈과의 내부를 충전하도록 다른 배선층이 되는 도전체막을 형성하는 것을 포함해도 된다.
이 경우, 컨택트홀 상에 위치하는 다른 홈을 형성하는 공정과, 캐패시터 전극에까지 도달하는 홈을 형성하는 공정을 동시에 행할 수 있다. 그리고, 홈의 내부에 형성되는 배선층은 직접 캐패시터 전극에 접속되기 때문에, 종래와 같이 캐패시터 전극 상에 배선층은 별도로 텅스텐 플러그 등을 충전하기 위한 컨택트홀을 형성할 필요가 없다. 이 때문에, 종래보다 반도체 장치의 제조 공정을 간략화할 수있다.
또한, 절연막에 1회의 에칭 공정으로써 형성되는 홈 및 다른 홈의 깊이를, 절연막의 상부 표면에서부터 캐패시터 전극 상부 표면까지의 거리와 거의 같게 설정하면, 이 에칭 공정에 있어서 홈의 저면으로 캐패시터 전극이 지나치게 에칭되는 것을 방지할 수 있다. 이 때문에, 캐패시터 전극이 지나친 에칭에 의해 손상을 받는 것을 방지할 수 있다.
상기 다른 국면에서의 반도체 장치의 제조 방법에서는, 홈을 형성하는 공정이 다른 홈과 거의 평행하게 연장되도록 홈을 형성하는 것을 포함해도 된다.
이 경우, 다른 배선층과 평행하게 연장되어 캐패시터 전극 상부 표면에 하면이 접촉하는 배선층을 형성할 수 있다. 따라서, 캐패시터 전극과 배선층과의 접촉 면적을 증대시킬 수 있다. 이 결과, 캐패시터 전극과 배선층과의 전기적인 접속을 확실하게 행할 수 있다.
상기 다른 국면에서의 반도체 장치의 제조 방법에서는 홈을 형성하는 공정이 절연막에 있어서 캐패시터 전극의 일부를 노출시키도록 복수의 개구부를 형성하는 것을 포함해도 된다.
이 경우, 개구부 저면의 면적을 변경함으로써, 배선층과 캐패시터 전극과의 접촉 면적을 임의로 변경할 수 있다.
상기 다른 국면에서의 반도체 장치의 제조 방법에서는, 도전체막은 구리를 포함하는 것이 바람직하다.
이 경우, 배선층의 재료로서 종래 이용되고 있는 알루미늄보다 전기 저항치가 낮은 구리를 배선층으로 하여 이용할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 실시예 1을 나타내는 단면 모식도.
도 2는 도 1의 선분 II-II에서의 단면을 나타내는 모식도.
도 3은 도 1에 도시한 반도체 장치의 제조 공정의 제1 공정을 설명하기 위한 단면 모식도.
도 4는 도 1에 도시한 반도체 장치의 제조 공정의 제2 공정을 설명하기 위한 단면 모식도.
도 5는 도 1에 도시한 반도체 장치의 제조 공정의 제3 공정을 설명하기 위한 단면 모식도.
도 6은 도 1에 도시한 반도체 장치의 제조 공정의 제4 공정을 설명하기 위한 단면 모식도.
도 7은 본 발명에 따른 반도체 장치의 실시예 2를 나타내는 단면 모식도.
도 8은 도 7의 선분 VIII-VIII에서의 단면을 나타내는 모식도.
도 9는 종래의 반도체 장치로서의 DRAM을 나타내는 단면 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2a ∼ 2e : 도전 영역
3a ∼ 3c : 게이트 절연막
4a ∼ 4c : 게이트 전극
5a ∼ 5f : 측벽 절연막
6a ∼ 6c : 피복 절연막
7, 10, 13, 17, 18, 23, 29 : 층간 절연막
8a, 8b, 11a, 11b, 14, 24, 30a, 30b, 32 : 컨택트홀
9a, 9b, 15a, 15b, 16, 26a, 26b, 33 : 도전체막
12a, 12b : 제1 배선층
19 : 개구부
20 : 캐패시터 하부 전극
21 : 유전체막
22 : 캐패시터 상부 전극
25a, 25b, 31 : 상감 배선홈
27, 28 : 레지스트막
34a, 34b, 35a, 35b : 베리어 메탈층
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 또, 이하의 도면에 있어서 동일 또는 상당한 부분에는 동일한 참조 번호를 붙여 그 설명은 반복하지 않는다.
(실시예 1)
도 1 및 도 2를 참조하여, 본 발명에 따른 반도체 장치의 실시예 1을 설명한다.
도 1 및 도 2를 참조하여, 반도체 장치는 DRAM으로, 반도체 기판(1) 상에 형성된 전계 효과 트랜지스터와 캐패시터를 포함한다. 캐패시터는 메모리 신호로서의 전하를 저장한다. 또한, 전계 효과 트랜지스터는 캐패시터로의 전하의 축적을 제어하는 스위칭 소자로서 작용한다. 반도체 기판(1)의 주 표면에는 간격을 사이에 두고 도전 영역(2a ∼ 2e)이 형성되어 있다. 도전 영역(2a ∼ 2d)은 전계 효과 트랜지스터의 소스 및 드레인 영역이 된다. 도전 영역(2a ∼ 2d) 간에 위치하는 채널 영역 상에는 반도체 기판(1) 상에 게이트 절연막(3a ∼ 3c)이 형성되어 있다. 게이트 절연막(3a ∼ 3c) 상에는 게이트 전극(4a ∼ 4c)이 형성되어 있다. 게이트 전극(4a ∼ 4c)의 측벽 상에는 측벽 절연막(5a ∼ 5f)이 형성되어 있다. 게이트 전극(4a ∼ 4c) 상에는 실리콘 질화막을 포함하는 피복 절연막(6a ∼ 6c)이 형성되어 있다. 게이트 전극(4a)과 게이트 절연막(3a)과 소스 및 드레인 영역으로서의 도전 영역(2a, 2b)으로부터 전계 효과 트랜지스터가 구성되어 있다. 게이트전극(4b)과 게이트 절연막(3b)과 소스 및 드레인 영역으로서의 도전 영역(2b, 2c)으로부터 다른 전계 효과 트랜지스터가 구성되어 있다. 게이트 전극(4c)과 게이트 절연막(3c)과 소스 및 드레인 영역으로서의 도전 영역(2c, 2d)으로부터 다른 전계 효과 트랜지스터가 구성되어 있다.
피복 절연막(6a ∼ 6c)과 측벽 절연막(5a ∼ 5f)과 반도체 기판(1)의 주 표면 상에 제1 층간 절연막(7)이 형성되어 있다. 제1 층간 절연막(7)에는 도전 영역(2b, 2c) 상에 위치하는 영역에 컨택트홀(8a, 8b)이 형성되어 있다. 컨택트홀(8a, 8b) 내부에는 도핑된 폴리실리콘막 등의 도전체막(9a, 9b)이 충전되어 있다. 제1 층간 절연막(7)상에는 제2 층간 절연막(10)이 형성되어 있다. 도전체막(9b) 상에 위치하는 영역에서는 제2 층간 절연막(10)에 컨택트홀(11a)이 형성되어 있다. 또한, 반도체 기판(1)의 주 표면에서의 도전 영역(2e) 상에 위치하는 영역에서는 제1 및 제2 층간 절연막(7, 10)의 일부를 에칭에 의해 제거함으로써 컨택트홀(11b)이 형성되어 있다. 컨택트홀(11a, 11b) 내부에는 텅스텐막이나 도핑된 폴리실리콘막 등의 도전체막(15a, 15b)이 각각 충전되어 있다. 도전체막(15a) 상에는 도핑된 폴리실리콘을 포함하는 제1 배선층(12a)이 형성되어 있다. 또한, 도전체막(15b) 상에는 도핑된 폴리실리콘을 포함하는 도전 영역으로서의 제1 배선층(12b)이 형성되어 있다.
제1 배선층(12a, 12b)과 제2 층간 절연막(10) 상에는 제3 층간 절연막(13)이 형성되어 있다. 도전체막(9a) 상에 위치하는 영역에서는 제2 및 제3 층간 절연막(10, 13) 일부를 제거함으로써 컨택트홀(14)이 형성되어 있다.컨택트홀(14) 내부에는 도전체막(16)이 충전되어 있다.
제3 층간 절연막(13) 상에는 제4 층간 절연막(17)이 형성되어 있다. 제4 층간 절연막(17) 상에는 제5 층간 절연막(18)이 형성되어 있다. 도전체막(16) 상에 위치하는 영역에서는, 제4 및 제5 층간 절연막(17, 18)의 일부를 제거함으로써 개구부(19)가 형성되어 있다. 개구부(19)의 내부에는 도전체막(16)에 접속된 캐패시터 하부 전극(20)이 형성되어 있다. 캐패시터 하부 전극(20) 상으로부터 제5 층간 절연막(18)의 상부 표면 상에까지 연장하도록 유전체막(21)이 형성되어 있다. 유전체막(21) 상에는 개구부(19) 내부를 충전함과 함께, 제5 층간 절연막(18) 상부 표면 상에까지 연장하도록 캐패시터 전극으로서의 캐패시터 상부 전극(22)이 형성되어 있다. 캐패시터는 캐패시터 하부 전극(20)과 유전체막(21)과 캐패시터 전극(22)을 포함한다.
캐패시터 상부 전극(22)과 제5 층간 절연막(18) 상에는 절연막으로서의 제6 층간 절연막(23)이 형성되어 있다. 캐패시터 상부 전극(22) 상에 위치하는 영역에서는, 제6 층간 절연막(23)에 홈으로서의 상감 배선홈(25a)이 캐패시터 상부 전극(22)의 상부 표면의 일부를 노출시키도록 형성되어 있다. 또한, 제1 배선층(12b) 상에 위치하는 영역에서는, 제3 ∼ 제6 층간 절연막(13, 17, 18, 23)에 컨택트홀(24)이 형성되어 있다. 컨택트홀(24) 상에 위치하는 영역에 있어서 제6 층간 절연막(23)에 다른 홈으로서의 상감 배선홈(25b)이 형성되어 있다. 상감 배선홈(25a, 25b)은 상호 거의 평행하게 연장되도록 형성되어 있다. 그리고, 상감 배선홈(25a)의 저면에는 캐패시터 상부 전극(22)의 상부 표면 일부가 노출하고 있다. 이 때문에, 캐패시터 상부 전극(22)과 상감 배선홈(25a) 내부에 형성되는 배리어 메탈층(34a)과의 접촉 면적을 크게 할 수 있다. 따라서, 캐패시터 상부 전극(22)과 상감 배선층으로서의 도전체막(26a)과의 전기적 접속을 배리어 메탈층(34a)을 통해 확실하게 행할 수 있다.
상감 배선홈(25a, 25b) 및 컨택트홀(24) 내부에는 배리어 메탈층(34a, 34b)이 형성되어 있다. 상감 배선홈(25a) 내부를 충전하도록, 배리어 메탈층(34a) 상에 배선층으로서의 도전체막(26a)이 형성되어 있다. 또한, 상감 배선홈(25b) 및 컨택트홀(24) 내부를 충전하도록, 배리어 메탈층(34b) 상에 다른 배선층으로서의 도전체막(26b)이 형성되어 있다. 이 도전체막(26a, 26b)은 소위 상감 배선이다. 도전체막(26a, 26b)의 상부 표면과, 제6 층간 절연막(23)의 상부 표면은 거의 동일 평면 상에 위치한다. 도전체막(26a, 26b)으로서는, 예를 들면 구리를 이용할 수 있다.
이와 같이, 배선층으로서의 도전체막(26a, 26b)의 재료로서 구리를 이용하면, 종래의 배선 재료인 알루미늄보다 구리는 그 전기 저항치가 낮기 때문에, 배선 저항을 저감할 수 있다. 이 때문에, 배선 지연의 발생을 방지할 수 있다. 또한, 배리어 메탈층(34a, 34b)이 형성되어 있어 도전체막(26a, 26b)을 구성하는 구리 등의 재료가 제6 층간 절연막(23) 등으로 확산하는 것을 방지할 수 있다.
또, 도전체막(26a)은 캐패시터 상부 전극(22)의 전위를 고정하기 위해서 이용된다. 본 발명에 따른 반도체 장치에서는 도 1에 도시한 바와 같은 캐패시터와 전계 효과 트랜지스터를 구비하는 메모리 셀이 기판(1) 상에 여러개 매트릭스형으로 배치되어 있다.
여기서, 도 9에 도시한 바와 같은 종래의 캐패시터 상부 전극(122)에 접속된 배선층(154a)의 제조 공정에서는, 제6 층간 절연막(123)에 컨택트홀(152a)을 형성하는 공정, 컨택트홀(152a) 내부에 도전체막을 형성하는 공정, 제6 층간 절연막(123)의 상부 표면 상에 위치하는 여분의 도전체막을 제거하여, 컨택트홀(152a) 내부에 충전된 텅스텐 플러그 등의 도전체막(153a)을 형성하는 공정, 컨택트홀(152a) 상에 배선층(154a)이 되는 도전체막을 형성하는 공정 및 레지스트막을 마스크로 하여 이 도전체막을 에칭에 의해 부분적으로 제거함으로써 배선층(154a)을 형성하는 공정을 실시하고 있었다. 즉, 종래의 반도체 장치의 제조 공정에서는 에칭 공정 및 성막 공정을 각각 2회 실시하고 있었다.
그러나, 도 1을 참조하여, 본 발명과 같이 캐패시터 상부 전극(22)에 전기적으로 접속된 도전체막(26a)을 포함하는 배선층을, 소위 상감 배선 구조로 하는 것으로, 후술하는 제조 방법으로 도시한 바와 같이, 제6 층간 절연막(23)에 상감 배선홈(25a)를 형성하는 공정, 이 상감 배선홈(25a) 내부로부터 제6 층간 절연막(23)의 상부 표면 상에까지 연장하도록 배선층이 되는 도전체막을 형성하는 공정, 그 후 제6 층간 절연막(23)의 상부 표면 상에 위치하는 도전체막을 CMP법 등을 이용하여 제거하여 도전체막(26a)을 형성하는 공정과 같은 종래보다 적은 공정수로 배선층을 형성할 수 있다. 이 결과, 반도체 장치의 제조 공정을 간략화할 수 있다.
또한, 도 1에 도시한 본 발명에 따른 반도체 장치에서는 캐패시터 상부 전극(22)에 접속하는 배선층으로서 도전체막(26a)을 포함하는 상감 배선을 이용하고 또한 그 상감 배선의 하면이 배리어 메탈층(34a)을 통해 캐패시터 상부 전극(22)과 접속된 상태로 되어 있다. 따라서, 종래와 같이 컨택트홀(152a: 도 9 참조) 및 텅스텐 플러그 등의 도전체막(153a: 도 9 참조)을 형성할 필요가 없다. 이 때문에, 종래의 반도체 장치에서 배선층(154a)과 텅스텐 플러그 등의 도전체막(153a) 간에 형성되어 있던 이종 계면은 본 발명에 따른 반도체 장치에서는 존재하지 않는다. 따라서, 캐패시터 상부 전극(22)에 접속된 배선층의 일렉트로 마이그레이션 내성이 저하하는 것을 방지할 수 있다.
또한, 도 1에 도시한 반도체 장치에서는 제6 층간 절연막(23)에 상감 배선홈(25a)을 형성하여, 그 상감 배선홈(25a) 내부에 도전체막을 충전함으로써 배선층으로서의 도전체막(26a)의 형성 및 그 도전체막(26a)과 캐패시터 상부 전극(22)과의 접속을 동시에 실현한다. 이 때문에, 종래와 같이 사진 제판 가공 공정에서의 오차에 기인하는 컨택트홀(152a: 도 9 참조)과 배선층(154a: 도 9 참조)과의 위치 어긋남과 같은 문제는 발생하지 않는다. 따라서, 이러한 위치 어긋남에 기인하는 불량의 발생을 방지할 수 있다.
또한, 도전체막(26a)의 상부 표면과 제6 층간 절연막(23)의 상부 표면이 거의 동일 평면 상에 위치하므로, 이 제6 층간 절연막(23)의 상부 표면에서 도전체막(26a)에 기인하는 단차는 형성되지 않는다. 이 때문에, 제6 층간 절연막(23) 상에 다른 절연막 등을 형성하는 경우, 제6 층간 절연막(23)의 상부 표면에서의 단차에 기인하여 다른 절연막의 상부 표면의 평탄성이 열화하는 것을 방지할 수 있다. 따라서, 다른 절연막 상에 상층 배선층 등을 형성하는 경우, 다른절연막 상부 표면에서의 평탄성의 열화에 기인하는 상층 배선층의 단선과 같은 불량이 발생하는 것을 방지할 수 있다.
다음에, 도 1 및 도 2에 도시한 반도체 장치의 제조 공정을 도 3 ∼ 도 6을 참조하여 설명한다.
우선, 실리콘 웨이퍼 등의 반도체 기판(1: 도 3 참조)의 주 표면 상에 게이트 절연막(3a ∼ 3c: 도 3 참조)이 되어야 할 절연막을 형성한다. 이 절연막 상에 게이트 전극(4a ∼ 4c: 도 3 참조)이 되어야 할 도전체막을 형성한다. 이 도전체막 상에 게이트 전극 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 도전체막과 절연막을 부분적으로 제거함으로써 게이트 전극(4a ∼ 4c) 및 게이트 절연막(3a ∼ 3c)을 형성한다. 다음에, 게이트 전극(4a ∼ 4c) 등을 마스크로 하여, 반도체 기판(1)의 주 표면에 도전성 불순물을 주입함으로써, 도전 영역(2a ∼ 2e: 도 3 참조)을 형성한다. 또한, 도전 영역(2e)는 사전에 레지스트막 등을 마스크로 하여 반도체 기판(1)의 주 표면에 도전성 불순물을 주입함으로써 형성해 두어도 된다.
게이트 전극(4a ∼ 4c) 측벽과 상부 표면 상에 측벽 절연막(5a ∼ 5f) 및 피복 절연막(6a ∼ 6c)을 형성한다. 피복 절연막(6a ∼ 6c)과 측벽 절연막(5a ∼ 5f) 상에 제1 층간 절연막(7: 도 3 참조)을 CVD법(Chemical Vapor Deposition법) 등을 이용하여 형성한다. 제1 층간 절연막(7) 상에 홀 패턴을 갖는 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로 하여 이용하여 에칭에 의해 제1 층간 절연막(7)의 일부를 부분적으로 제거한다. 그 후 레지스트막을 제거한다. 이와 같이 하여 컨택트홀(8a, 8b: 도 3 참조)을 형성한다. 컨택트홀(8a, 8b) 내부를 충전하고 또한 제1 층간 절연막(7)의 상부 표면 상에까지 연장하도록 도전체막을 형성한다. 제1 층간 절연막(7)의 상부 표면 상에 위치하는 도전체막을 에칭 등에 의해 제거함으로써 도전체막(9a, 9b: 도 3 참조)을 형성한다.
제1 층간 절연막(7) 상에 제2 층간 절연막(10: 도 3 참조)을 CVD법 등을 이용하여 피착한다. 제2 층간 절연막(10) 상에 홀 패턴을 갖는 레지스트막을 형성한다. 레지스트막을 마스크로 하여 제2 층간 절연막을 부분적으로 제거함으로써, 컨택트홀(11a, 11b: 도 3 참조)을 형성한다. 컨택트홀(11a)의 저부에서는 도전체막(9a)의 상부 표면이 노출되어 있다. 또한, 컨택트홀(11b)의 저부에서는 도전 영역(2e)이 노출하고 있다. 그 후, 레지스트막을 제거한다. 컨택트홀(11a, 11b) 내부를 충전하고 또한 제2 층간 절연막(10)의 상부 표면 상에까지 연장하는 도전체막을 스퍼터링법 등을 이용하여 형성한다. 도전체막의 재료로서는, 예를 들면 텅스텐 등을 이용할 수 있다. 제2 층간 절연막(10)의 상부 표면 상에 위치하는 도전체막의 부분을 제거한다. 이와 같이 하여 도전체막(15a, 15b)을 형성한다.
그 후, 제2 층간 절연막(10) 상에 도전체막을 형성한다. 이 도전체막 상에 배선 패턴을 갖는 레지스트막을 형성한다. 레지스트막을 마스크로 하여, 도전체막을 에칭에 의해 부분적으로 제거함으로써, 제1 배선층(12a, 12b: 도 3 참조)을 형성한다. 그 후, 레지스트막을 제거한다. 제1 배선층(12a, 12b) 상에 제3 층간 절연막(13)을 CVD법 등을 이용하여 형성한다. 제3 층간 절연막(13) 상에 홀 패턴을 갖는 레지스트막을 형성한다. 레지스트막을 마스크로 하여, 제2 및 제3 층간 절연막(10, 13)을 부분적으로 에칭 등으로 제거함으로써, 컨택트홀(14: 도 3 참조)을 형성한다. 그 후, 레지스트막을 제거한다. 다음에, 컨택트홀(14) 내부를 충전하고 또한 제3 층간 절연막(13)의 상부 표면 상에까지 연장하는 도전체막을 형성한다. 제3 층간 절연막(13)의 상부 표면 상에 위치하는 도전체막을 제거함으로써 도전체막(16)을 형성한다.
제3 층간 절연막(13) 상에 제4 층간 절연막(17)을 CVD법 등을 이용하여 형성한다. 제4 층간 절연막(17) 상에 CVD법 등을 이용하여 제5 층간 절연막(18)을 형성한다. 제5 층간 절연막(18) 상에 홀 패턴을 갖는 레지스트막(도시하지 않음)을 형성한다. 레지스트막을 마스크로 하여 이용하여 제4 및 제5 층간 절연막(17, 18)을 부분적으로 에칭에 의해 제거함으로써 개구부(19)를 형성한다. 개구부(19)의 저부에서는 도전체막(16)이 노출하고 있다. 그 후 레지스트막을 제거한다.
개구부(19) 내부로부터 제5 층간 절연막(18)의 상부 표면 상에까지 연장하도록, 캐패시터 하부 전극이 되는 도전체막을 형성한다. 다음에, 개구부(19) 내부에 위치하는 영역에 있어서, 도전체막 상에 개구부(19) 내부를 충전하도록 레지스트막(도시하지 않음)을 형성한다. 그 후, 드라이 에칭에 의해 제5 층간 절연막(18)의 상부 표면 상에 위치하는 도전체막을 제거한다. 또, 이 도전체막을 제거하는 공정에서는 CMP법을 이용해도 된다. 그 후, 레지스트막을 제거한다. 이와 같이 하여, 개구부(19) 내부에 도전체막을 포함하는 캐패시터 하부 전극(20)을 형성한다.
다음에, 개구부(19) 내부의 캐패시터 하부 전극(20) 상에서부터 제5 층간 절연막(18)의 상부 표면 상에까지 연장하도록 유전체막을 형성한다. 유전체막 상에 캐패시터 상부 전극이 되는 도전체막을 형성한다. 도전체막 상에 마스크 패턴을 갖는 레지스트막을 형성한다. 레지스트막을 마스크로 하여, 도전체막과 유전체막을 부분적으로 제거함으로써, 캐패시터를 구성하는 유전체막(21)과 캐패시터 상부 전극(22)을 형성한다. 또, 캐패시터 하부 전극(20), 캐패시터 상부 전극(22)의 재료로서는, 폴리실리콘이나 비정질 실리콘 등을 이용할 수 있다. 또한, 유전체막(21)의 재료로서, BST나 PZT 등의 고유전체막을 이용하는 경우에는 캐패시터 하부 전극(20), 캐패시터 상부 전극(22)의 재료로서 백금이나 루테늄 등의 금속, 티탄 등의 고융점 금속, 질화 티탄, 또한 이들의 복수의 층을 포함하는 막을 이용해도 된다.
다음에, 캐패시터 상부 전극(22) 상에 제6 층간 절연막(23)을 형성한다. 제6 층간 절연막(23) 상에 홀 패턴을 갖는 레지스트막(27)을 형성한다. 이와 같이 하여, 도 3에 도시한 바와 같은 구조를 얻는다.
다음에, 도 4에 도시한 바와 같이, 레지스트막(27)을 마스크로 하여 제3 ∼ 제6 층간 절연막(13, 17, 18, 23)을 에칭에 의해 부분적으로 제거함으로써 컨택트홀(24)을 형성한다. 그 후, 레지스트막(27)을 제거한다.
다음에, 도 5에 도시한 바와 같이, 제6 층간 절연막(23) 상에 상감 배선홈용 패턴을 갖는 레지스트막(28)을 형성한다.
다음에, 도 6에 도시한 바와 같이, 레지스트막(28)을 마스크로 하여 제6 층간 절연막(23)을 부분적으로 에칭에 의해 제거함으로써, 상감 배선홈(25a, 25b)을형성한다. 상감 배선홈(25a)의 저부에서는 캐패시터 상부 전극(22)의 상부 표면이 노출하고 있다. 그 후, 레지스트막(28)을 제거한다.
이와 같이, 상감 배선홈(25a, 25b)을 형성하기 위한 에칭에 의해, 캐패시터 상부 전극(22)을 노출시키는 것으로, 종래와 같이 컨택트홀을 별도 형성하지 않고, 캐패시터 상부 전극(22)과 전기적으로 접속되는 도전체막(26a)을 포함하는 상감 배선층을 형성할 수 있다. 따라서, 종래보다 반도체 장치의 제조 공정을 간략화할 수 있다.
또한, 종래는 캐패시터 상부 전극(22) 상에 위치하는 컨택트홀(152a: 도 9 참조)과, 다른 영역에 위치하고 깊이가 다른 그 외의 컨택트홀(152b)을 별개의 에칭 공정으로 형성했었지만, 본 발명에서는 컨택트홀(24)과 상감 배선홈(25b)과의 내부에 위치하는 도전체막(26b)을 포함하는 배선층을 소위, 이중 상감 프로세스에 의해 형성하고 또한 캐패시터 상부 전극에 접속하는 배선층을 위한 상감 배선홈(25a)과, 컨택트홀(24)에 접속된 상감 배선홈(25b)을 동일한 에칭 공정에 의해 형성함으로써, 반도체 장치의 제조 공정을 간략화할 수 있다. 이 때문에, 반도체 장치의 제조 비용을 저감할 수 있다.
또한, 상감 배선홈(25a, 25b)의 깊이를 제6 층간 절연막(23)의 상부 표면으로부터 캐패시터 상부 전극(22)의 상부 표면까지의 깊이와 거의 같게 함으로써, 캐패시터 상부 전극(22)이 지나치게 에칭되는 것을 방지할 수 있다. 또한, 상감 배선홈(25a)의 저부에서는 캐패시터 상부 전극(22)의 상부 표면이 노출하고 있기 때문에, 후술한 바와 같이 배리어 메탈층(34a)과 캐패시터 상부 전극(22)을 확실하게접촉시킬 수 있다. 따라서, 배리어 메탈층(34a)을 통해 캐패시터 상부 전극(22)과 상감 배선층으로서의 도전체막(26)의 하면 전체를 배리어 메탈층(34a)을 통해 접속할 수 있다. 이 결과, 캐패시터 상부 전극(22)과 상감 배선층으로서의 도전체막(26)과의 전기적 접속을 확실하게 행할 수 있다.
도 6에 도시한 공정에 이어서, 상감 배선홈(25a, 25b) 및 컨택트홀(24) 내부에 배리어 메탈층을 형성한다. 배리어 메탈층 상에 상감 배선홈(25a, 25b) 및 컨택트홀(24) 내부를 충전함과 함께, 제6 층간 절연막(23)의 상부 표면 상에까지 연장하도록 구리 등을 포함하는 도전체막을 형성한다. 그리고, 제6 층간 절연막(23)의 상부 표면 상에 위치하는 배리어 메탈층 및 도전체막을 CMP법 등을 이용하여 제거한다. 이와 같이 하여, 배리어 메탈층(34a, 34b) 및 상감 배선이 되는 도전체막(26a, 26b)이 형성된다.
이와 같이 하여, 도 1 및 도 2에 도시한 반도체 장치를 얻을 수 있다.
(실시예 2)
도 7 및 도 8을 참조하여, 본 발명에 따른 반도체 장치의 실시예 2를 설명한다.
도 7 및 도 8을 참조하여, 반도체 장치는 DRAM으로, 기본적으로는 도 1 및 도 2에 도시한 본 발명에 따른 반도체 장치의 실시예 1과 마찬가지의 구조를 구비한다. 그러나, 도 7 및 도 8에 도시한 반도체 장치에서는, 캐패시터 상부 전극(22) 상에 상감 배선홈이 아니라 복수의 컨택트홀(32)이 형성되어 있다. 컨택트홀(32)의 깊이는 상감 배선홈(25b)의 깊이와 거의 같아지도록 설정되어 있다.이 컨택트홀(32) 내부에는 도 1에 도시한 상감 배선홈(25a)과 마찬가지로 배리어 메탈층(34a)이 형성되어 있다. 배리어 메탈층(34a) 상에는 컨택트홀(32)을 충전하도록 구리 등을 포함하는 도전체막(26a)이 형성되어 있다.
그리고, 제6 층간 절연막 상에는 제7 층간 절연막(29)이 형성되어 있다. 제7 층간 절연막(29)에는 컨택트홀(32) 상에 컨택트홀(30a)이 형성되어 있다. 이 컨택트홀(30a) 상에 상감 배선홈(31)이 형성되어 있다. 컨택트홀(30a)과 상감 배선홈(31)과의 내부에는 배리어 메탈층(35a)이 형성되어 있다. 배리어 메탈층(35a) 상에는 컨택트홀(30a)과 상감 배선홈(31) 내부를 충전하도록 구리 등의 도전체막(33)이 형성되어 있다. 상감 배선홈(31)은 지면에 거의 수직인 방향으로 연장되도록 형성되어 있다. 도전체막(33)은 지면에 수직인 방향으로 나열되도록 형성된 복수의 컨택트홀(32) 내부에 위치하는 도전체막(26a) 각각으로 컨택트홀(30a)을 통해 접속되어 있다.
또한, 도전체막(26b) 상에 위치하는 영역에는 컨택트홀(30b)이 형성되어 있다. 컨택트홀(30b) 내부에는 배리어 메탈층(35b)이 형성되어 있다. 배리어 메탈층(35b) 상에는 컨택트홀(30b) 내부를 충전하도록 구리 등의 도전체막(33)이 형성되어 있다.
여기서, 컨택트홀(32)의 평면 형상을 변경함으로써 도전체막(26a)과 캐패시터 상부 전극(22)과의 접촉 면적을 변경할 수 있다.
도 7 및 도 8에 도시한 반도체 장치는, 기본적으로 도 3 ∼ 도 6에 도시한 본 발명의 실시예 1에 따른 반도체 장치의 제조 공정과 마찬가지의 공정에 의해 제조할 수 있다. 즉, 도 3 및 도 4에 도시한 공정을 실시한 후, 도 5에 도시한 공정에 있어서, 레지스트막(28)에 있어서 캐패시터 상부 전극(22) 상에 위치하는 영역에 상감 배선홈용 패턴이 아닌 컨택트홀(32)을 형성하기 위한 홀 패턴을 형성한다. 그 후, 도 6에 도시한 공정을 실시한다. 그리고, 제7 층간 절연막(29), 컨택트홀(30a, 30b), 도전체막(33)을 형성함으로써, 도 7 및 도 8에 도시한 반도체 장치를 얻을 수 있다.
이와 같이, 본 발명에 의하면, 캐패시터 전극에 접속되는 배선층으로서 상감 배선층을 이용함으로써, 불량 발생을 방지할 수 있는 동시에, 제조 비용을 저감하는 것이 가능한 반도체 장치 및 그 제조 방법을 얻을 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    반도체 기판 상에 형성된 캐패시터 전극과,
    상기 캐패시터 전극 상에 형성되고, 상기 캐패시터 전극의 상부 표면이 저부에 있어서 직접 노출되어 있는 배선홈을 구비하며, 상부 표면을 구비하는 절연막과,
    상기 배선홈의 내부에 충전되고, 상부 표면을 구비하며, 하부 표면이 상기 캐패시터 전극과 직접 접속된 배선층과,
    상기 절연막 아래에 위치하는 도전 영역
    을 포함하고,
    상기 배선층의 상부 표면은 상기 절연막의 상부 표면과 거의 동일 평면 상에 위치하며,
    상기 절연막에는 상기 도전 영역에까지 도달하는 컨택트홀과, 상기 컨택트홀과 접속하는 다른 홈이 형성되고, 또한,
    상기 다른 홈과 상기 컨택트홀과의 내부에 충전된 다른 배선층을 포함하는 반도체 장치.
  2. 삭제
  3. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 캐패시터 전극을 형성하는 공정과,
    상기 캐패시터 전극 상에 상부 표면을 구비하는 절연막을 형성하는 공정과,
    상기 절연막에 있어서, 상기 캐패시터 전극의 상부 표면이 저부에 있어서 직접 노출되어 있는 배선홈을 형성하는 공정과,
    상기 배선홈의 내부를 충전하고, 또한 하부 표면이 상기 캐패시터 전극과 직접 접속됨과 함께 상기 절연막의 상부 표면 상에까지 연장하도록 도전체막을 형성하는 공정과,
    상기 절연막의 상부 표면 상에 위치하는 상기 도전체막을 제거함과 함께, 상기 절연막의 배선홈 상에 위치하는 상기 도전체막의 일부를 제거함으로써, 상기 배선홈의 내부를 충전하는 상기 도전체막으로 이루어지고, 상기 절연막의 상부 표면과 거의 동일 평면 상에 위치하는 상부 표면을 구비함과 함께 하부 표면이 상기 캐패시터 전극과 직접 접속된 배선층을 형성하는 공정과,
    상기 절연막 아래에 위치하는 도전 영역을 형성하는 공정과,
    상기 절연막에 상기 도전 영역까지 도달하는 컨택트홀을 형성하는 공정
    을 포함하고,
    상기 배선홈을 형성하는 공정은, 상기 컨택트홀 상에 위치하는 영역에 있어서 상기 절연막에 다른 홈을 형성하는 것을 포함하며,
    상기 도전체막을 형성하는 공정은, 상기 컨택트홀과 상기 다른 홈의 내부를 충전하도록 상기 도전체막을 형성하는 것을 포함하고,
    상기 배선층을 형성하는 공정은, 상기 절연막의 다른 홈 상에 위치하는 상기 도전체막의 일부를 제거함으로써, 상기 컨택트홀과 상기 다른 홈의 내부를 충전하는 상기 도전체막으로 이루어지는 다른 배선층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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