JP2002057305A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 不良の発生を防止できる共に、製造コストを
低減することが可能な半導体装置およびその製造方法を
提供する。 【解決手段】 半導体装置は、キャパシタ電極２２と絶
縁層２３と配線層２６ａとを備える。キャパシタ電極２
２は半導体基板１上に形成されている。絶縁膜２３はキ
ャパシタ電極２２上に形成され、キャパシタ電極２２の
一部を露出させる溝２５ａを有し、上部表面を有する。
配線層２６ａは、溝２５ａの内部に充填され、上部表面
を有し、キャパシタ電極２２と接続されている。配線層
２６ａの上部表面は絶縁膜２３の上部表面とほぼ同一平
面上に位置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、キャパシタ電
極を備える半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】従来、半導体装置の一つとしてＤＲＡＭ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）が知られている。図９は、従来の半導体装置
を示す断面模式図である。図９を参照して、従来の半導
体装置を説明する。
【０００３】図９を参照して、半導体装置はＤＲＡＭで
あり、半導体基板１０１上に形成された電界効果トラン
ジスタとキャパシタとを備える。キャパシタはメモリ信
号としての電荷を蓄える。また、電界効果トランジスタ
は、キャパシタへの電荷の蓄積を制御するスイッチング
素子として作用する。半導体基板１０１の主表面には間
隔を隔てて導電領域１０２ａ〜１０２ｅが形成されてい
る。導電領域１０２ａ〜１０２ｄは電界効果トランジス
タのソースおよびドレイン領域となる。導電領域１０２
ａ〜１０２ｄの間に位置するチャネル領域上には、半導
体基板１０１上にゲート絶縁膜１０３ａ〜１０３ｃが形
成されている。ゲート絶縁膜１０３ａ〜１０３ｃ上には
ゲート電極１０４ａ〜１０４ｃが形成されている。ゲー
ト電極１０４ａ〜１０４ｃの側壁上にはサイドウォール
絶縁膜１０５ａ〜１０５ｆが形成されている。ゲート電
極１０４ａ〜１０４ｃ上には被覆絶縁膜１０６ａ〜１０
６ｃが形成されている。ゲート電極１０４ａとゲート絶
縁膜１０３ａとソースおよびドレイン領域としての導電
領域１０２ａ、１０２ｂとから電界効果トランジスタが
構成されている。ゲート電極１０４ｂとゲート絶縁膜１
０３ｂとソースおよびドレイン領域としての導電領域１
０２ｂ、１０２ｃとから別の電界効果トランジスタが構
成されている。ゲート電極１０４ｃとゲート絶縁膜１０
３ｃとソースおよびドレイン領域としての導電領域１０
２ｃ、１０２ｄとから他の電界効果トランジスタが構成
されている。
【０００４】被覆絶縁膜１０６ａ〜１０６ｃとサイドウ
ォール絶縁膜１０５ａ〜１０５ｆと半導体基板１０１の
主表面との上に第１の層間絶縁膜１０７が形成されてい
る。第１の層間絶縁膜１０７には、導電領域１０２ｂ、
１０２ｃ上に位置する領域にコンタクトホール１０８
ａ、１０８ｂが形成されている。コンタクトホール１０
８ａ、１０８ｂの内部にはドープトポリシリコン膜など
の導電体膜１０９ａ、１０９ｂが充填されている。第１
の層間絶縁膜１０７上には第２の層間絶縁膜１１０が形
成されている。導電体膜１０９ｂ上に位置する領域にお
いては、第２の層間絶縁膜１１０にコンタクトホール１
１１ａが形成されている。また、半導体基板１０１の主
表面における導電領域１０２ｅ上に位置する領域では、
第１および第２の層間絶縁膜１０７、１１０の一部を除
去することによりコンタクトホール１１１ｂが形成され
ている。コンタクトホール１１１ａ、１１１ｂの内部に
はタングステン膜などの導電体膜１１５ａ、１１５ｂが
それぞれ充填されている。導電体膜１１５ａ、１１５ｂ
上には第１の配線層１１２ａ、１１２ｂが形成されてい
る。
【０００５】第１の配線層１１２ａ、１１２ｂと第２の
層間絶縁膜１１０との上には第３の層間絶縁膜１１３が
形成されている。導電体膜１０９ａ上に位置する領域で
は、第２および第３の層間絶縁膜１１０、１１３の一部
を除去することによりコンタクトホール１１４が形成さ
れている。コンタクトホール１１４の内部には導電体膜
１１６が充填されている。
【０００６】第３の層間絶縁膜１１３上には第４の層間
絶縁膜１１７が形成されている。第１の配線層１１２ｂ
上に位置する領域では、第３および第４の層間絶縁膜１
１３、１１７の一部を除去することによりコンタクトホ
ール１５０が形成されている。コンタクトホール１５０
の内部には導電体膜１５１が充填されている。
【０００７】第４の層間絶縁膜１１７上には第５の層間
絶縁膜１１８が形成されている。導電体膜１１６上に位
置する領域では、第４および第５の層間絶縁膜１１７、
１１８の一部を除去することにより、開口部１１９が形
成されている。開口部１１９の内部には、導電体膜１１
６に接続されたキャパシタ下部電極１２０が形成されて
いる。キャパシタ下部電極１２０上から第５の層間絶縁
膜１１８の上部表面上にまで延在するように、誘電体膜
１２１が形成されている。誘電体膜１２１上には、開口
部１１９の内部を充填するとともに、第５の層間絶縁膜
１１８の上部表面上にまで延在するようにキャパシタ上
部電極１２２が形成されている。キャパシタ下部電極１
２０と誘電体膜１２１とキャパシタ上部電極１２２とか
らキャパシタは構成される。
【０００８】キャパシタ上部電極１２２と第５の層間絶
縁膜１１８との上には第６の層間絶縁膜１２３が形成さ
れている。キャパシタ上部電極１２２上に位置する領域
では、第６の層間絶縁膜１２３にコンタクトホール１５
２ａが形成されている。また、導電体膜１５０上に位置
する領域では、第５および６の層間絶縁膜１１８、１２
３の一部を除去することにより、コンタクトホール１５
２ｂが形成されている。コンタクトホール１５２ａ、１
５２ｂの内部にはタングステン膜などの導電体膜１５３
ａ、１５３ｂが充填されている。導電体膜１５３ａはキ
ャパシタ上部電極１２２と接続されている。導電体膜１
５３ｂは導電体膜１５１と接続されている。導電体膜１
５２ａ、１５２ｂ上には、アルミニウムなどからなる第
２の配線層１５４ａ、１５４ｂが形成されている。第２
の配線層１５４ａは、キャパシタ上部電極１２２の電位
を固定するために利用される。ＤＲＡＭのような半導体
装置では、図９に示したように、基板１０１上にキャパ
シタを備えるメモリセルが複数個マトリックス状に配置
されている。そして、第２の配線層１５４ａ、１５４ｂ
上には、層間絶縁膜（図示せず）が形成される。
【０００９】
【発明が解決しようとする課題】ＤＲＡＭに代表される
半導体装置では、微細化・高集積化の要求がますます強
まってきている。そのため、図９に示したようなＤＲＡ
Ｍのメモリセルのサイズはますます小さくなっている。
しかし、メモリセルにおいて電荷を蓄積するキャパシタ
には一定量の電荷を蓄積する必要がある。そのため、メ
モリセルのサイズを小さくしながらキャパシタの容量を
確保する目的で、図示したような円筒型キャパシタ、あ
るいは厚膜型キャパシタといった、高さ方向に延びるよ
うな形状のキャパシタ構造が採用されている。一方、キ
ャパシタ上部電極１２２より下層に位置する導電領域１
０２ｅなどに信号を供給する、あるいは電位を固定する
などの目的で、導電領域１０２ｅに接続された第１の配
線１１２ｂと第２の配線層１５４ｂとをコンタクトホー
ル１５２ｂ、１５０を介して接続する必要がある。この
とき、キャパシタ上部電極１２２上に位置するコンタク
トホール１５２ａと第２の配線層１５４ｂ下に位置する
コンタクトホール１５２ｂとは、キャパシタの構造に起
因してその深さが異なっている。そのため、このコンタ
クトホール１５２ａ、１５２ｂを１度のエッチング工程
により形成した場合、コンタクトホール１５２ｂが所定
の深さに到達するまでエッチングを続ける必要がある。
この際、コンタクトホール１５２ａの底部にてキャパシ
タ上部電極１２２がエッチングを過剰に受けることにな
る。この結果、キャパシタ上部電極１２２が損傷を受け
る、あるいはコンタクトホール１５２ａがキャパシタ上
部電極１２２を突き抜けてしまうといった問題が発生す
る。このため、従来はコンタクトホール１５２ａを形成
するためのエッチング工程と、コンタクトホール１５２
ｂを形成するためのエッチング工程とを別々に行なって
いた。この結果、半導体装置の製造工程数が増大するこ
とになり、半導体装置の製造コストが上昇する原因とな
っていた。
【００１０】また、第２の配線層１５４ａ、１５４ｂを
形成するための写真製版加工やコンタクトホール１５２
ａ、１５２ｂを形成するための写真製版加工における、
マスクの重ね合せ誤差などにより、第２の配線層１５４
ａ、１５４ｂとコンタクトホール１５２ａ、１５２ｂと
の位置がずれることがあった。この場合、第２の配線層
１５４ａとキャパシタ上部電極１２２とが接続されず、
半導体装置に不良が発生していた。
【００１１】また、半導体装置の微細化に伴なって、第
２の配線層１５４ａ、１５４ｂの配線幅や配線高さ（配
線の断面積）および配線間の間隔も小さくする必要があ
る。しかし、このように配線の断面積が小さくなってく
ると、第２の配線層１５４ａ、１５４ｂの配線抵抗が増
大する。このような配線抵抗の増大は配線遅延を招く。
この結果、半導体装置において動作速度などの必要な特
性を実現することができず、やはり不良品が発生する場
合が有った。
【００１２】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の目的は、不良の
発生を防止できると共に、製造コストを低減することが
可能な半導体装置およびその製造方法を提供することで
ある。
【００１３】
【課題を解決するための手段】この発明の１の局面にお
ける半導体装置は、キャパシタ電極と絶縁膜と配線層と
を備える。キャパシタ電極は半導体基板上に形成されて
いる。絶縁膜はキャパシタ電極上に形成され、キャパシ
タ電極の一部を露出させる溝を有し、上部表面を有す
る。配線層は、溝の内部に充填され、上部表面を有し、
キャパシタ電極と接続されている。配線層の上部表面は
絶縁膜の上部表面とほぼ同一平面上に位置する（請求項
１）。
【００１４】このようにすれば、キャパシタ電極に接続
される配線をいわゆるダマシン配線構造とすることがで
きるので、従来より半導体装置の製造工程を簡略化でき
る。
【００１５】また、従来はキャパシタ電極とアルミニウ
ムなどからなる配線層とが、コンタクトホールの内部に
形成されたタングステンプラグなどの導電体膜を介して
接続されていた。そのため、配線層と導電体膜との接合
界面は異種材料の接合界面となり、界面抵抗などが高く
なるためにエレクトロマイグレーション耐性が低下して
いた。しかし、本発明では配線層がダマシン配線構造で
あり、また溝ではキャパシタ電極の一部が露出している
ため、配線層の下面が直接キャパシタ電極と接続された
状態となっている。このため、タングステンプラグを形
成する必要がない。このため、配線層のエレクトロマイ
グレーション耐性が低下することを防止できる。
【００１６】また、絶縁膜に溝を形成して、その溝の内
部に導電体膜を充填することで配線層の形成およびその
配線層とキャパシタ電極との接続を同時に実現するの
で、従来のようにコンタクトホールとこのコンタクトホ
ール上に形成されるべき配線層との位置ずれといった問
題は発生しない。したがって、このような位置ずれに起
因する不良の発生を防止できる。
【００１７】また、配線層の上部表面と絶縁膜の上部表
面とがほぼ同一平面上に位置するので、この配線層の上
部表面において配線層に起因する段差は存在しない。こ
のため、絶縁膜上に他の絶縁膜などを形成する場合、配
線層の上部表面の段差に起因して他の絶縁膜の上部表面
に段差が形成されることはない。したがって、他の絶縁
膜上に上層配線層などを形成する場合、上記段差に起因
する上層配線層の断線といった不良が発生することを防
止できる。
【００１８】また、キャパシタ電極より下層に位置する
導電領域に信号を供給するなどの目的で、配線層と同一
レイヤに形成される別の配線層と上記導電領域とを接続
する場合がある。この際、キャパシタ電極と平面的に重
ならない領域において、絶縁膜に上記導電領域まで到達
するような他のコンタクトホールと、他のコンタクトホ
ールの内部に充填される導電体膜と、導電体膜に接続さ
れた別の配線層とを形成する必要がある。一方、従来
は、キャパシタ電極と配線層との接続のためにコンタク
トホールを形成していた。そして、このコンタクトホー
ルと上記他のコンタクトホールとはその深さが異なって
いたため、それぞれ別のエッチング工程により形成する
必要があった。これは、半導体装置が微細化して、キャ
パシタが高さ方向に延在するような構造となり、コンタ
クトホールと上記他のコンタクトホールとの深さの差が
益々大きくなっているためである。しかし、本発明にお
いてはキャパシタ電極上にコンタクトホールは形成せ
ず、直接配線層の下面をキャパシタ電極に接触させるよ
うにしている。つまり、半導体装置が微細化されても、
従来のように深さの異なる複数のコンタクトホールを形
成する必要がないため、半導体装置の製造工程をより簡
略化できる。
【００１９】上記１の局面における半導体装置は、絶縁
膜下に位置する導電領域を備えていてもよい。絶縁膜は
導電領域にまで到達するコンタクトホールと、このコン
タクトホールと接続する他の溝とを有することが好まし
い。さらに、上記１の局面における半導体装置は、他の
溝とコンタクトホールとの内部に充填された他の配線層
を備えることが好ましい（請求項２）。
【００２０】この場合、絶縁膜に形成された他の配線層
は、コンタクトホールの内部と他の溝の内部とを導電体
膜で充填する、いわゆるデュアル・ダマシン・プロセス
で形成することができる。そして、後述する製造工程で
説明するように、上記他の配線層が位置する他の溝と配
線層が位置する溝とを、同じエッチング工程において形
成すれば、上記のように他の配線層を形成する場合に、
製造工程数の増加を最低限に抑えることができる。この
ため、半導体装置の製造コストが増大することを抑制で
きる。
【００２１】上記１の局面における半導体装置では、絶
縁膜の溝と他の溝とは、ほぼ平行に延びるように形成さ
れていてもよい（請求項３）。
【００２２】この場合、他の配線層と平行に延び、キャ
パシタ電極に下面が接触する配線層を形成できる。した
がって、キャパシタ電極と配線層との接触面積を増大さ
せることができるので、キャパシタ電極と配線層との電
気的な接続をより確実に行なうことができる。
【００２３】上記１の局面における半導体装置では、絶
縁膜の溝は複数の開口部を含んでいてもよい（請求項
４）。
【００２４】この場合、開口部の底面の面積を変更する
ことにより、配線層とキャパシタ電極との接触面積を任
意に変更できる。この結果、配線層とキャパシタ電極と
の間の電気抵抗値を任意に変更できる。
【００２５】また、このように溝が複数の開口部を含
み、開口部の内部にそれぞれ配線層が形成された場合、
配線層より上層に位置し、かつ開口部の内部に形成され
たそれぞれの配線層の間を接続する上層配線層を形成し
てもよい。
【００２６】上記１の局面における半導体装置では、配
線層は銅を含むことが好ましい（請求項５）。
【００２７】この場合、従来配線層の材料として用いら
れていたアルミニウムより、銅はその電気抵抗値が低
い。したがって、配線層の材料として銅を用いれば、配
線抵抗を従来より低減することができる。このため、配
線遅延の発生を防止できる。
【００２８】上記１の局面における半導体装置では、前
記溝の内壁上にはバリアメタル層が形成されていること
が好ましい。
【００２９】この場合、配線層を構成する銅などの材料
が絶縁膜やキャパシタ電極などに拡散することを、バリ
アメタル層により防止できる。
【００３０】この発明の他の局面における半導体装置の
製造方法では、半導体基板上にキャパシタ電極を形成す
る。キャパシタ電極上に、上部表面を有する絶縁膜を形
成する。絶縁膜において、キャパシタ電極の一部を露出
させるように溝を形成する。溝の内部を充填し、かつ絶
縁膜の上部表面上にまで延在するように導電体膜を形成
する。絶縁膜の上部表面上に位置する導電体膜を除去す
るとともに、絶縁膜の溝上に位置する導電体膜の一部を
除去することにより、溝の内部を充填する導電体膜から
なり、絶縁膜の上部表面とほぼ同一平面上に位置する上
部表面を有する配線層を形成する（請求項６）。
【００３１】ここで、従来のキャパシタ電極に接続され
た配線層の製造工程では、絶縁膜にコンタクトホールを
形成する工程、コンタクトホールの内部に導電体膜を形
成する工程、絶縁膜の上部表面上に位置する余分な導電
体膜を除去する工程、コンタクトホール上に配線層とな
る導電体膜を形成する工程、およびレジスト膜をマスク
としてこの導電体膜をエッチングにより部分的に除去す
ることにより配線層を形成する工程を実施していた。つ
まり、従来の半導体装置の製造工程ではエッチング工程
および成膜工程をそれぞれ２回実施していた。しかし、
本発明のように、キャパシタ電極に電気的に接続された
配線層をいわゆるダマシン配線構造とすることで、絶縁
膜に溝を形成する工程、この溝の内部に配線層となる導
電体膜を形成する工程、その後絶縁膜の上部表面上に位
置する導電体膜を化学機械研磨法（ＣＭＰ法：Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）などを用いて除去する工程という、従来より少ない
工程数で配線層を形成できる。この結果、半導体装置の
製造工程を簡略化できる。また、このようにすれば、本
発明による半導体装置を容易に製造できる。
【００３２】上記他の局面における半導体装置の製造方
法では、絶縁膜下に位置する導電領域を形成してもよ
く、絶縁膜に導電領域まで到達するコンタクトホールを
形成してもよい。溝を形成する工程は、コンタクトホー
ル上に位置する領域において絶縁膜に他の溝を形成する
ことを含んでいてもよい。導電体膜を形成する工程は、
コンタクトホールと他の溝との内部を充填するように他
の配線層となる導電体膜を形成することを含んでいても
よい（請求項７）。
【００３３】この場合、コンタクトホールの上に位置す
る他の溝を形成する工程と、キャパシタ電極にまで到達
する溝を形成する工程とを同時に行なうことができる。
そして、溝の内部に形成される配線層は直接キャパシタ
電極に接続されるので、従来のようにキャパシタ電極上
に配線層とは別にタングステンプラグなどを充填するた
めのコンタクトホールを形成する必要がない。このた
め、従来より半導体装置の製造工程を簡略化できる。
【００３４】また、絶縁膜に１回のエッチング工程にて
形成される溝および他の溝の深さを、絶縁膜の上部表面
からキャパシタ電極の上部表面までの距離とほぼ等しく
設定すれば、このエッチング工程において溝の底面でキ
ャパシタ電極が過剰にエッチングされることを防止でき
る。このため、キャパシタ電極が過剰なエッチングによ
り損傷を受けることを防止できる。
【００３５】上記他の局面における半導体装置の製造方
法では、溝を形成する工程が、他の溝とほぼ平行に延び
るように溝を形成することを含んでいてもよい（請求項
８）。
【００３６】この場合、他の配線層と平行に延び、キャ
パシタ電極の上部表面に下面が接触する配線層を形成で
きる。したがって、キャパシタ電極と配線層との接触面
積を増大させることができる。この結果、キャパシタ電
極と配線層との電気的な接続を確実に行なうことができ
る。
【００３７】上記他の局面における半導体装置の製造方
法では、溝を形成する工程が、絶縁膜においてキャパシ
タ電極の一部を露出させるように複数の開口部を形成す
ることを含んでいてもよい（請求項９）。
【００３８】この場合、開口部の底面の面積を変更する
ことにより、配線層とキャパシタ電極との接触面積を任
意に変更できる。
【００３９】上記他の局面における半導体装置の製造方
法では、導電体膜は銅を含むことが好ましい(請求項１
０）。
【００４０】この場合、配線層の材料として、従来用い
られていたアルミニウムより電気抵抗値の低い銅を配線
層として用いることができる。
【００４１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。
【００４２】（実施の形態１）図１は、本発明による半
導体装置の実施の形態１を示す断面模式図である。ま
た、図２は図１の線分ＩＩ−ＩＩにおける断面を示す模
式図である。図１および２を参照して、半導体装置を説
明する。
【００４３】図１および２を参照して、半導体装置はＤ
ＲＡＭであり、半導体基板１上に形成された電界効果ト
ランジスタとキャパシタとを備える。キャパシタはメモ
リ信号としての電荷を蓄える。また、電界効果トランジ
スタは、キャパシタへの電荷の蓄積を制御するスイッチ
ング素子として作用する。半導体基板１の主表面には間
隔を隔てて導電領域２ａ〜２ｅが形成されている。導電
領域２ａ〜２ｄは電界効果トランジスタのソースおよび
ドレイン領域となる。導電領域２ａ〜２ｄの間に位置す
るチャネル領域上には、半導体基板１上にゲート絶縁膜
３ａ〜３ｃが形成されている。ゲート絶縁膜３ａ〜３ｃ
上にはゲート電極４ａ〜４ｃが形成されている。ゲート
電極４ａ〜４ｃの側壁上にはサイドウォール絶縁膜５ａ
〜５ｆが形成されている。ゲート電極４ａ〜４ｃ上には
シリコン窒化膜からなる被覆絶縁膜６ａ〜６ｃが形成さ
れている。ゲート電極４ａとゲート絶縁膜３ａとソース
およびドレイン領域としての導電領域２ａ、２ｂとから
電界効果トランジスタが構成されている。ゲート電極４
ｂとゲート絶縁膜３ｂとソースおよびドレイン領域とし
ての導電領域２ｂ、２ｃとから別の電界効果トランジス
タが構成されている。ゲート電極４ｃとゲート絶縁膜３
ｃとソースおよびドレイン領域としての導電領域２ｃ、
２ｄとから他の電界効果トランジスタが構成されてい
る。
【００４４】被覆絶縁膜６ａ〜６ｃとサイドウォール絶
縁膜５ａ〜５ｆと半導体基板１の主表面との上に第１の
層間絶縁膜７が形成されている。第１の層間絶縁膜７に
は、導電領域２ｂ、２ｃ上に位置する領域にコンタクト
ホール８ａ、８ｂが形成されている。コンタクトホール
８ａ、８ｂの内部にはドープトポリシリコン膜などの導
電体膜９ａ、９ｂが充填されている。第１の層間絶縁膜
７上には第２の層間絶縁膜１０が形成されている。導電
体膜９ｂ上に位置する領域においては、第２の層間絶縁
膜１０にコンタクトホール１１ａが形成されている。ま
た、半導体基板１の主表面における導電領域２ｅ上に位
置する領域では、第１および第２の層間絶縁膜７、１０
の一部をエッチングによって除去することによりコンタ
クトホール１１ｂが形成されている。コンタクトホール
１１ａ、１１ｂの内部にはタングステン膜やドープトポ
リシリコン膜などの導電体膜１５ａ、１５ｂがそれぞれ
充填されている。導電体膜１５ａ上にはドープトポリシ
リコンからなる第１の配線層１２ａが形成されている。
また、導電体膜１５ｂ上にはドープトポリシリコンから
なる導電領域としての第１の配線層１２ｂが形成されて
いる。
【００４５】第１の配線層１２ａ、１２ｂと第２の層間
絶縁膜１０との上には第３の層間絶縁膜１３が形成され
ている。導電体膜９ａ上に位置する領域では、第２およ
び第３の層間絶縁膜１０、１３の一部を除去することに
よりコンタクトホール１４が形成されている。コンタク
トホール１４の内部には導電体膜１６が充填されてい
る。
【００４６】第３の層間絶縁膜１３上には第４の層間絶
縁膜１７が形成されている。第４の層間絶縁膜１７上に
は第５の層間絶縁膜１８が形成されている。導電体膜１
６上に位置する領域では、第４および第５の層間絶縁膜
１７、１８の一部を除去することにより開口部１９が形
成されている。開口部１９の内部には、導電体膜１６に
接続されたキャパシタ下部電極２０が形成されている。
キャパシタ下部電極２０上から第５の層間絶縁膜１８の
上部表面上にまで延在するように、誘電体膜２１が形成
されている。誘電体膜２１上には、開口部１９の内部を
充填するとともに、第５の層間絶縁膜１８の上部表面上
にまで延在するようにキャパシタ電極としてのキャパシ
タ上部電極２２が形成されている。キャパシタ下部電極
２０と誘電体膜２１とキャパシタ電極２２とからキャパ
シタは構成される。
【００４７】キャパシタ上部電極２２と第５の層間絶縁
膜１８との上には絶縁膜としての第６の層間絶縁膜２３
が形成されている。キャパシタ上部電極２２上に位置す
る領域では、第６の層間絶縁膜２３に溝としてのダマシ
ン配線溝２５ａがキャパシタ上部電極２２の上部表面の
一部を露出させるように形成されている。また、第１の
配線層１２ｂ上に位置する領域では、第３〜６の層間絶
縁膜１３、１７、１８、２３にコンタクトホール２４が
形成されている。コンタクトホール２４上に位置する領
域において、第６の層間絶縁膜２３に他の溝としてのダ
マシン配線溝２５ｂが形成されている。ダマシン配線溝
２５ａ、２５ｂは互いにほぼ平行に延びるように形成さ
れている。そして、ダマシン配線溝２５ａの底面では、
キャパシタ上部電極２２の上部表面の一部が露出してい
る。このため、キャパシタ上部電極２２とダマシン配線
溝２５ａの内部に形成されるバリアメタル層３４ａとの
接触面積を大きくすることができる。したがって、キャ
パシタ上部電極２２とダマシン配線層としての導電体膜
２６ａとの電気的接続を、バリアメタル層３４ａを介し
て確実に行なうことができる。
【００４８】ダマシン配線溝２５a、２５ｂおよびコン
タクトホール２４の内部には、バリアメタル層３４ａ、
３４ｂが形成されている。ダマシン配線溝２５ａの内部
を充填するように、バリアメタル層３４ａ上に配線層と
しての導電体膜２６ａが形成されている。また、ダマシ
ン配線溝２５ｂおよびコンタクトホール２４の内部を充
填するように、バリアメタル層３４ｂ上に他の配線層と
しての導電体膜２６ｂが形成されている。この導電体膜
２６ａ、２６ｂはいわゆるダマシン配線である。導電体
膜２６ａ、２６ｂの上部表面と、第６の層間絶縁膜２３
の上部表面とはほぼ同一平面上に位置する。導電体膜２
６ａ、２６ｂとしては、たとえば銅を用いることができ
る。
【００４９】このように、配線層としての導電体膜２６
ａ、２６ｂの材料として銅を用いれば、従来の配線材料
であるアルミニウムより銅はその電気抵抗値が低いた
め、配線抵抗を低減できる。このため、配線遅延の発生
を防止できる。また、バリアメタル層３４ａ、３４ｂが
形成されているので、導電体膜２６ａ、２６ｂを構成す
る銅などの材料が第６の層間絶縁膜２３などへと拡散す
ることを防止できる。
【００５０】なお、導電体膜２６ａはキャパシタ上部電
極２２の電位を固定するために利用される。本発明によ
る半導体装置では、図１に示したようなキャパシタと電
界効果トランジスタとを備えるメモリセルが基板１上に
複数個マトリックス状に配置されている。
【００５１】ここで、図９に示したような従来のキャパ
シタ上部電極１２２に接続された配線層１５４ａの製造
工程では、第６の層間絶縁膜１２３にコンタクトホール
１５２ａを形成する工程、コンタクトホール１５２ａの
内部に導電体膜を形成する工程、第６の層間絶縁膜１２
３の上部表面上に位置する余分な導電体膜を除去して、
コンタクトホール１５２ａの内部に充填されたタングス
テンプラグなどの導電体膜１５３ａを形成する工程、コ
ンタクトホール１５２ａ上に配線層１５４ａとなる導電
体膜を形成する工程、およびレジスト膜をマスクとして
この導電体膜をエッチングにより部分的に除去すること
により配線層１５４ａを形成する工程を実施していた。
つまり、従来の半導体装置の製造工程ではエッチング工
程および成膜工程をそれぞれ２回実施していた。
【００５２】しかし、図１を参照して、本発明のように
キャパシタ上部電極２２に電気的に接続された導電体膜
２６ａからなる配線層をいわゆるダマシン配線構造とす
ることで、後述する製造方法で示すように、第６の層間
絶縁膜２３にダマシン配線溝２５ａを形成する工程、こ
のダマシン配線溝２５ａの内部から第６の層間絶縁膜２
３の上部表面上にまで延在するように配線層となる導電
体膜を形成する工程、その後第６の層間絶縁膜２３の上
部表面上に位置する導電体膜をＣＭＰ法などを用いて除
去して導電体膜２６ａを形成する工程という、従来より
少ない工程数で配線層を形成できる。この結果、半導体
装置の製造工程を簡略化できる。
【００５３】また、図１に示した本発明による半導体装
置では、キャパシタ上部電極２２に接続する配線層とし
て導電体膜２６ａを含むダマシン配線を用い、かつその
ダマシン配線の下面がバリアメタル層３４ａを介してキ
ャパシタ上部電極２２と接続された状態となっている。
したがって、従来のようにコンタクトホール１５２ａ
（図９参照）およびタングステンプラグなどの導電体膜
１５３ａ（図９参照）を形成する必要がない。このた
め、従来の半導体装置において配線層１５４ａとタング
ステンプラグなどの導電体膜１５３ａとの間に形成され
ていた異種界面は、本発明による半導体装置では存在し
ない。したがって、キャパシタ上部電極２２に接続され
た配線層のエレクトロマイグレーション耐性が低下する
ことを防止できる。
【００５４】また、図１に示した半導体装置では、第６
の層間絶縁膜２３にダマシン配線溝２５ａを形成して、
そのダマシン配線溝２５ａの内部に導電体膜を充填する
ことで配線層としての導電体膜２６ａの形成およびその
導電体膜２６ａとキャパシタ上部電極２２との接続を同
時に実現する。このため、従来のように写真製版加工工
程での誤差に起因するコンタクトホール１５２ａ（図９
参照）と配線層１５４ａ（図９参照）との位置ずれとい
った問題は発生しない。したがって、このような位置ず
れに起因する不良の発生を防止できる。
【００５５】また、導電体膜２６ａの上部表面と第６の
層間絶縁膜２３の上部表面とがほぼ同一平面上に位置す
るので、この第６の層間絶縁膜２３の上部表面において
導電体膜２６ａに起因する段差は形成されない。このた
め、第６の層間絶縁膜２３上に他の絶縁膜などを形成す
る場合、第６の層間絶縁膜２３の上部表面における段差
に起因して、他の絶縁膜の上部表面の平坦性が劣化する
ことを防止できる。したがって、他の絶縁膜上に上層配
線層などを形成する場合、他の絶縁膜の上部表面におけ
る平坦性の劣化に起因する上層配線層の断線といった不
良が発生することを防止できる。
【００５６】次に、図１および２に示した半導体装置の
製造工程を図３〜６を参照して説明する。図３〜６は、
図１および２に示した半導体装置の製造工程の第１〜第
４工程を説明するための断面模式図である。
【００５７】まず、シリコンウェハなどの半導体基板１
（図３参照）の主表面上にゲート絶縁膜３ａ〜３ｃ（図
３参照）となるべき絶縁膜を形成する。この絶縁膜上に
ゲート電極４ａ〜４ｃ（図３参照）となるべき導電体膜
を形成する。この導電体膜上にゲート電極パターンを有
するレジスト膜を形成する。このレジスト膜をマスクと
して、導電体膜と絶縁膜とを部分的に除去することによ
り、ゲート電極４ａ〜４ｃおよびゲート絶縁膜３ａ〜３
ｃを形成する。次に、ゲート電極４ａ〜４ｃなどをマス
クとして、半導体基板１の主表面に導電性不純物を注入
することにより、導電領域２ａ〜２ｅ（図３参照）を形
成する。また、導電領域２ｅはあらかじめレジスト膜な
どをマスクとして半導体基板１の主表面に導電性不純物
を注入することにより形成しておいてもよい。
【００５８】ゲート電極４ａ〜４ｃの側壁と上部表面と
の上にサイドウォール絶縁膜５ａ〜５ｆおよび被覆絶縁
膜６ａ〜６ｃを形成する。被覆絶縁膜６ａ〜６ｃとサイ
ドウォール絶縁膜５ａ〜５ｆとの上に第１の層間絶縁膜
７（図３参照）をＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）などを用いて形成す
る。第１の層間絶縁膜７上にホールパターンを有するレ
ジスト膜（図示せず）を形成する。このレジスト膜をマ
スクとして用いて、エッチングにより第１の層間絶縁膜
７の一部を部分的に除去する。その後レジスト膜を除去
する。このようにしてコンタクトホール８ａ、８ｂ（図
３参照）を形成する。コンタクトホール８ａ、８ｂの内
部を充填し、かつ第１の層間絶縁膜７の上部表面上にま
で延在するように導電体膜を形成する。第１の層間絶縁
膜７の上部表面上に位置する導電体膜をエッチングなど
により除去することにより、導電体膜９ａ、９ｂ（図３
参照）を形成する。
【００５９】第１の層間絶縁膜７上に第２の層間絶縁膜
１０（図３参照）をＣＶＤ法などを用いて堆積する。第
２の層間絶縁膜１０上にホールパターンを有するレジス
ト膜を形成する。レジスト膜をマスクとして、第２の層
間絶縁膜を部分的に除去することにより、コンタクトホ
ール１１ａ、１１ｂ（図３参照）を形成する。コンタク
トホール１１ａの底部では導電体膜９ａの上部表面が露
出している。また、コンタクトホール１１ｂの底部では
導電領域２ｅが露出している。その後、レジスト膜を除
去する。コンタクトホール１１ａ、１１ｂの内部を充填
し、かつ第２の層間絶縁膜１０の上部表面上にまで延在
する導電体膜をスパッタリング法などを用いて形成す
る。導電体膜の材料としては、たとえばタングステンな
どを用いることができる。第２の層間絶縁膜１０の上部
表面上に位置する導電体膜の部分を除去する。このよう
にして導電体膜１５ａ、１５ｂを形成する。
【００６０】その後、第２の層間絶縁膜１０上に導電体
膜を形成する。この導電体膜上に配線パターンを有する
レジスト膜を形成する。レジスト膜をマスクとして、導
電体膜をエッチングにより部分的に除去することによ
り、第１の配線層１２ａ、１２ｂ（図３参照）を形成す
る。そのあと、レジスト膜を除去する。第１の配線層１
２ａ、１２ｂ上に第３の層間絶縁膜１３をＣＶＤ法など
を用いて形成する。第３の層間絶縁膜１３上にホールパ
ターンを有するレジスト膜を形成する。レジスト膜をマ
スクとして、第２および第３の層間絶縁膜１０、１３を
部分的にエッチングなどで除去することにより、コンタ
クトホール１４（図３参照）を形成する。その後、レジ
スト膜を除去する。次に、コンタクトホール１４の内部
を充填し、かつ第３の層間絶縁膜１３の上部表面上にま
で延在する導電体膜を形成する。第３の層間絶縁膜１３
の上部表面上に位置する導電体膜を除去することによ
り、導電体膜１６を形成する。
【００６１】第３の層間絶縁膜１３上に第４の層間絶縁
膜１７をＣＶＤ法などを用いて形成する。第４の層間絶
縁膜１７上にＣＶＤ法などを用いて第５の層間絶縁膜１
８を形成する。第５の層間絶縁膜１８上にホールパター
ンを有するレジスト膜（図示せず）を形成する。レジス
ト膜をマスクとして用いて、第４および第５の層間絶縁
膜１７、１８を部分的にエッチングにより除去すること
により開口部１９を形成する。開口部１９の底部では導
電体膜１６が露出している。その後レジスト膜を除去す
る。
【００６２】開口部１９の内部から第５の層間絶縁膜１
８の上部表面上にまで延在するように、キャパシタ下部
電極となる導電体膜を形成する。次に、開口部１９の内
部に位置する領域において、導電体膜上に開口部１９の
内部を充填するようにレジスト膜（図示せず）を形成す
る。その後、ドライエッチングにより第５の層間絶縁膜
１８の上部表面上に位置する導電体膜を除去する。な
お、この導電体膜を除去する工程ではＣＭＰ法を用いて
いもよい。その後、レジスト膜を除去する。このように
して、開口部１９の内部に導電体膜からなるキャパシタ
下部電極２０を形成する。
【００６３】次に、開口部１９内部のキャパシタ下部電
極２０上から第５の層間絶縁膜１８の上部表面上にまで
延在するように誘電体膜を形成する。誘電体膜上にキャ
パシタ上部電極となる導電体膜を形成する。導電体膜上
にマスクパターンを有するレジスト膜を形成する。レジ
スト膜をマスクとして、導電体膜と誘電体膜とを部分的
に除去することにより、キャパシタを構成する誘電体膜
２１とキャパシタ上部電極２２とを形成する。なお、キ
ャパシタ下部電極２０、キャパシタ上部電極２２の材料
としては、ポリシリコンやアモルファスシリコンなどを
用いることができる。また、誘電体膜２１の材料とし
て、ＢＳＴやＰＺＴなどの高誘電体膜を用いる場合に
は、キャパシタ下部電極２０、キャパシタ上部電極２２
の材料として白金やルテニウムなどの金属、チタンなど
の高融点金属、窒化チタン、さらにはこれらの複数の層
からなる膜を用いてもよい。
【００６４】次に、キャパシタ上部電極２２上に第６の
層間絶縁膜２３を形成する。第６の層間絶縁膜２３上
に、ホールパターンを有するレジスト膜２７を形成す
る。このようにして、図３に示すような構造を得る。
【００６５】次に、図４に示すように、レジスト膜２７
をマスクとして、第３〜第６の層間絶縁膜１３、１７、
１８、２３をエッチングにより部分的に除去することに
よりコンタクトホール２４を形成する。その後、レジス
ト膜２７を除去する。
【００６６】次に、図５に示すように、第６の層間絶縁
膜２３上にダマシン配線溝用のパターンを有するレジス
ト膜２８を形成する。
【００６７】次に、図６に示すように、レジスト膜２８
をマスクとして、第６の層間絶縁膜２３を部分的にエッ
チングにより除去することにより、ダマシン配線溝２５
ａ、２５ｂを形成する。ダマシン配線溝２５ａの底部で
は、キャパシタ上部電極２２の上部表面が露出してい
る。その後、レジスト膜２８を除去する。
【００６８】このように、ダマシン配線溝２５ａ、２５
ｂを形成するためのエッチングにより、キャパシタ上部
電極２２を露出させることで、従来のようにコンタクト
ホールを別途形成することなく、キャパシタ上部電極２
２と電気的に接続される導電体膜２６ａからなるダマシ
ン配線層を形成できる。したがって、従来より半導体装
置の製造工程を簡略化できる。
【００６９】また、従来はキャパシタ上部電極２２上に
位置するコンタクトホール１５２ａ（図９参照）と、他
の領域に位置し、深さの異なる他のコンタクトホール１
５２ｂとを別々のエッチング工程で形成していたが、本
発明では、コンタクトホール２４とダマシン配線溝２５
ｂとの内部に位置する導電体膜２６ｂからなる配線層を
いわゆるデュアル・ダマシン・プロセスにより形成し、
さらに、キャパシタ上部電極に接続する配線層のための
ダマシン配線溝２５ａと、コンタクトホール２４に接続
されたダマシン配線溝２５ｂとを同じエッチング工程に
より形成することにより、半導体装置の製造工程を簡略
化できる。このため、半導体装置の製造コストを低減で
きる。
【００７０】また、ダマシン配線溝２５ａ、２５ｂの深
さを、第６の層間絶縁膜２３の上部表面からキャパシタ
上部電極２２の上部表面までの深さとほぼ等しくするこ
とで、キャパシタ上部電極２２が過剰にエッチングされ
ることを防止できる。また、ダマシン配線溝２５ａの底
部では、キャパシタ上部電極２２の上部表面が露出して
いるため、後述するようにバリアメタル層３４ａとキャ
パシタ上部電極２２とを確実に接触させることができ
る。したがって、バリアメタル層３４ａを介してキャパ
シタ上部電極２２とダマシン配線層としての導電体膜２
６の下面全体とをバリアメタル層３４ａを介して接続で
きる。この結果、キャパシタ上部電極２２とダマシン配
線層としての導電体膜２６との電気的接続を確実に行な
うことができる。
【００７１】図６に示した工程に続いて、ダマシン配線
溝２５ａ、２５ｂおよびコンタクトホール２４の内部に
バリアメタル層を形成する。バリアメタル層上に、ダマ
シン配線溝２５ａ、２５ｂおよびコンタクトホール２４
の内部を充填するとともに、第６の層間絶縁膜２３の上
部表面上にまで延在するように銅などからなる導電体膜
を形成する。そして、第６の層間絶縁膜２３の上部表面
上に位置するバリアメタル層および導電体膜をＣＭＰ法
などを用いて除去する。このようにして、バリアメタル
層３４ａ、３４ｂおよびダマシン配線となる導電体膜２
６ａ、２６ｂが形成される。
【００７２】このようにして、図１および２に示した半
導体装置を得ることができる。 （実施の形態２）図７は、本発明による半導体装置の実
施の形態２を示す断面模式図である。また、図８は、図
７の線分ＶＩＩＩ−ＶＩＩＩにおける断面を示す模式図
である。図７および８を参照して、本発明による半導体
装置の実施の形態２を説明する。
【００７３】図７および８を参照して、半導体装置はＤ
ＲＡＭであり、基本的には図１および２に示した本発明
による半導体装置の実施の形態１と同様の構造を備え
る。しかし、図７および８に示した半導体装置では、キ
ャパシタ上部電極２２上にダマシン配線溝ではなく複数
のコンタクトホール３２が形成されている。コンタクト
ホール３２の深さは、ダマシン配線溝２５ｂの深さとほ
ぼ等しくなるように設定されている。このコンタクトホ
ール３２の内部には、図１に示したダマシン配線溝２５
ａと同様にバリアメタル層３４ａが形成されている。バ
リアメタル層３４ａ上には、コンタクトホール３２を充
填するように銅などを含む導電体膜２６ａが形成されて
いる。
【００７４】そして、第６の層間絶縁膜上には、第７の
層間絶縁膜２９が形成されている。第７の層間絶縁膜２
９には、コンタクトホール３２上にコンタクトホール３
０ａが形成されている。このコンタクトホール３０ａ上
に、ダマシン配線溝３１が形成されている。コンタクト
ホール３０ａとダマシン配線溝３１との内部にはバリア
メタル層３５ａが形成されている。バリアメタル層３５
ａ上には、コンタクトホール３０ａとダマシン配線溝３
１の内部を充填するように銅などの導電体膜３３が形成
されている。ダマシン配線溝３１は、紙面にほぼ垂直な
方向に延びるように形成されている。導電体膜３３は、
紙面に垂直な方向に並ぶように形成された複数のコンタ
クトホール３２の内部に位置する導電体膜２６ａのそれ
ぞれとコンタクトホール３０ａを介して接続されてい
る。
【００７５】また、導電体膜２６ｂ上に位置する領域に
は、コンタクトホール３０ｂが形成されている。コンタ
クトホール３０ｂの内部には、バリアメタル層３５ｂが
形成されている。バリアメタル層３５ｂ上には、コンタ
クトホール３０ｂの内部を充填するように銅などの導電
体膜３３が形成されている。
【００７６】ここで、コンタクトホール３２の平面形状
を変更することにより、導電体膜２６ａとキャパシタ上
部電極２２との接触面積を変更できる。
【００７７】図７および８に示した半導体装置は、基本
的に図３〜６に示した本発明の実施の形態１による半導
体装置の製造工程と同様の工程により製造できる。つま
り、図３および４に示した工程を実施した後、図５に示
した工程において、レジスト膜２８において、キャパシ
タ上部電極２２上に位置する領域に、ダマシン配線溝用
のパターンではなく、コンタクトホール３２を形成する
ためのホールパターンを形成する。そのあと、図６に示
した工程を実施する。そして、第７の層間絶縁膜２９、
コンタクトホール３０ａ、３０ｂ、導電体膜３３を形成
することにより、図７および８に示した半導体装置を得
ることができる。
【００７８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００７９】
【発明の効果】このように、本発明によれば、キャパシ
タ電極に接続される配線層としてダマシン配線層を利用
することにより、不良の発生を防止できる共に、製造コ
ストを低減することが可能な半導体装置およびその製造
方法を得ることができる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１を示
す断面模式図である。
【図２】 図１の線分ＩＩ−ＩＩにおける断面を示す模
式図である。
【図３】 図１に示した半導体装置の製造工程の第１工
程を説明するための断面模式図である。
【図４】 図１に示した半導体装置の製造工程の第２工
程を説明するための断面模式図である。
【図５】 図１に示した半導体装置の製造工程の第３工
程を説明するための断面模式図である。
【図６】 図１に示した半導体装置の製造工程の第４工
程を説明するための断面模式図である。
【図７】 本発明による半導体装置の実施の形態２を示
す断面模式図である。
【図８】 図７の線分ＶＩＩＩ−ＶＩＩＩにおける断面
を示す模式図である。
【図９】 従来の半導体装置としてのＤＲＡＭを示す断
面模式図である。
【符号の説明】
１ 基板、２ａ〜２ｅ 導電領域、３ａ〜３ｃ ゲート
絶縁膜、４ａ〜４ｃゲート電極、５ａ〜５ｆ サイドウ
ォール絶縁膜、６ａ〜６ｃ 被覆絶縁膜、７，１０，１
３，１７，１８，２３，２９ 層間絶縁膜、８ａ，８
ｂ，１１ａ，１１ｂ，１４，２４，３０ａ，３０ｂ，３
２ コンタクトホール、９ａ，９ｂ，１５ａ，１５ｂ，
１６，２６ａ，２６ｂ，３３ 導電体膜、１２ａ，１２
ｂ 第１の配線層、１９ 開口部、２０ キャパシタ下
部電極、２１ 誘電体膜、２２キャパシタ上部電極、２
５ａ，２５ｂ，３１ ダマシン配線溝、２７，２８ レ
ジスト膜、３４ａ，３４ｂ，３５ａ，３５ｂ バリアメ
タル層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大芦 敏行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 上原 隆 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F033 HH04 HH12 JJ04 JJ12 JJ19 KK01 MM02 MM12 MM13 MM18 NN08 PP15 QQ08 QQ09 QQ10 QQ11 QQ31 QQ37 QQ48 SS11 TT08 VV10 VV16 XX05 XX10 XX33 XX34 5F083 AD24 AD48 GA02 GA28 JA14 JA15 JA32 JA37 JA39 MA06 MA17 MA18 MA19 MA20 PR03 PR21 PR40

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたキャパシタ電
    極と、 前記キャパシタ電極上に形成され、前記キャパシタ電極
    の一部を露出させる溝を有し、上部表面を有する絶縁膜
    と、 前記溝の内部に充填され、上部表面を有し、前記キャパ
    シタ電極と接続された配線層とを備え、 前記配線層の上部表面は前記絶縁膜の上部表面とほぼ同
    一平面上に位置する、半導体装置。
  2. 【請求項２】 前記絶縁膜下に位置する導電領域を備
    え、 前記絶縁膜は前記導電領域にまで到達するコンタクトホ
    ールと、前記コンタクトホールと接続する他の溝とを有
    し、さらに、 前記他の溝と前記コンタクトホールとの内部に充填され
    た他の配線層を備える、請求項１に記載の半導体装置。
  3. 【請求項３】 前記絶縁膜の溝と他の溝とは、ほぼ平行
    に延びるように形成されている、請求項２に記載の半導
    体装置。
  4. 【請求項４】 前記絶縁膜の溝は、複数の開口部を含
    む、請求項２に記載の半導体装置。
  5. 【請求項５】 前記配線層は銅を含む、請求項１〜４の
    いずれか１項に記載の半導体装置。
  6. 【請求項６】 半導体基板上にキャパシタ電極を形成す
    る工程と、 前記キャパシタ電極上に、上部表面を有する絶縁膜を形
    成する工程と、 前記絶縁膜において、前記キャパシタ電極の一部を露出
    させるように溝を形成する工程と、 前記溝の内部を充填し、かつ前記絶縁膜の上部表面上に
    まで延在するように導電体膜を形成する工程と、 前記絶縁膜の上部表面上に位置する前記導電体膜を除去
    するとともに、前記絶縁膜の溝上に位置する前記導電体
    膜の一部を除去することにより、前記溝の内部を充填す
    る前記導電体膜からなり、前記絶縁膜の上部表面とほぼ
    同一平面上に位置する上部表面を有する配線層を形成す
    る工程とを備える、半導体装置の製造方法。
  7. 【請求項７】 前記絶縁膜下に位置する導電領域を形成
    する工程と、 前記絶縁膜に前記導電領域まで到達するコンタクトホー
    ルを形成する工程とを備え、 前記溝を形成する工程は、前記コンタクトホール上に位
    置する領域において前記絶縁膜に他の溝を形成すること
    を含み、 前記導電体膜を形成する工程は、前記コンタクトホール
    と前記他の溝との内部を充填するように他の配線層とな
    る導電体膜を形成することを含む、請求項６に記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記溝を形成する工程は、前記他の溝と
    ほぼ平行に延びるように前記溝を形成することを含む、
    請求項７に記載の半導体装置の製造方法。
  9. 【請求項９】 前記溝を形成する工程は、前記絶縁膜に
    おいて前記キャパシタ電極の一部を露出させるように複
    数の開口部を形成することを含む、請求項７に記載の半
    導体装置の製造方法。
  10. 【請求項１０】 前記導電体膜は銅を含む、請求項６〜
    ９のいずれか１項に記載の半導体装置の製造方法。
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