KR19980063506A - 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터와 이를 형성하기 위한 방법 - Google Patents

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Abstract

본 발명은 캐패시터의 하부 도체판으로서 사용되는 하부 도체층에 도달하기 위해 산화물 유전체층 내에 개구부(openings)를 형성하는 단계와, 캐패시터 전극을 형성하도록 상기 개구부를 텅스텐과 같은 물질로 채우기 위해 캐패시터 전극 물질을 증착시키고 화학적/기계적 연마(polish)하여 채워진 개구부를 평탄화하는 단계와, 상기 캐패시터 전극 위에 선택된 산화물 캐패시터 유전체층을 증착시키고 상기 캐패시터 전극 부분을 덮고 있는 유전체층을 제거하기 위해 포토레지스트(photoresist)로 캐패시터 유전체층을 패터닝하는 단계와, 상기 포토레지스트를 제거(stripping)하는 단계와, 상기 캐패시터의 상부 도체판으로서 동작하는 캐패시터 유전체층의 상측에 상부 도체층을 부가하는 단계를 포함하는 반도체 소자 내에 캐패시터를 제조하기 위한 방법을 제공하는 것이다. 상기 단계들은 반도체 소자 내에 다중의 캐패시터층을 형성하기 위해 반복될 수 있다.

Description

반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터와 이를 형성하기 위한 방법
본 발명은 반도체 소자, 전자 패키지(electronic package), 혹은 하나 이상의 수직으로 적층된 박막 도체 배선면을 갖는 다른 구조에 관한 것이다. 특히, 본 발명은 이러한 소자에 사용되는 캐패시터와 그 캐패시터를 제조하기 위한 방법에 관한 것이다.
통상적으로, 반도체 소자는 다수의 도체 배선 레벨층을 포함한다. 리소그래픽에 의해 집적 회로의 크기가 감소되어 반도체 소자의 집적도가 증가됨에 따라, 이들 구조들은 점점 더 평평해졌다. 이러한 경향은 지속적으로 반도체 소자 내에 서브 0.25 미크론 정도의 크기로 캐패시터를 제조하려는 대부분의 주요 반도체 제조업체에 의해 반영된다.
이러한 반도체 산업 경향의 단점 중 하나는 기생 배선 캐퍼시턴스(parasitic qiring capacitance)를 감소시키는데 필요한 비교적 두꺼운 유전체층을 공간 집약적인 도체 캐패시터로 만들기 위해 의도적인 도선 결합을 해야 한다는 것이다. 이러한 단점은 평탄화된 유전체층 내의 두께 변화로 인한 상대적으로 나쁜 캐퍼시턴스 트랙킹(tracking)에 의해 복합적으로 작용한다. 용량성 소자들은 많은 회로의 응용에 적합하지 않다. 단위 면적당 큰 캐퍼시턴스는 비용 효과적인 설계에 있어서 필수적이다.
종래의 박막 캐패시터 소자는 에칭된 금속 도체판의 불규칙성으로 인한 캐패시터 유전체층 결함과. 도체판 에지(edge)에서의 유전체층 결함과, 캐퍼시턴스의 잔류로 인한 도체판 부근의 누설 때문에 만족스럽지 않았다.
본 발명의 목적은 신뢰할 수 있으며 효과적으로 동작하는 반도체 캐패시터 소자를 제공하는 것이다.
본 발명의 다른 목적은 구현하기 쉬우며 제조시 전체 프로세싱 시간이 현저히 증가하지 않는, 반도체 소자 내에 캐패시터를 제조하기 위한 방법을 제공하는 것이다.
본 발명은 하부 도체층에 도달하기 위해 산화물 유전체층 내에 개구부(openings)를 형성하는 단계와, 캐패시터 전극을 형성하도록 상기 개구부를 텅스텐과 같은 물질로 채우기 위해 캐패시터 전극 물질을 증착시키고 화학적/기계적 연마(polish)을 하여 채워진 개구부를 평탄화하는 단계와, 상기 캐패시터 전극 위에 선택된 산화물 캐패시터 유전체층을 증착시키고 상기 캐패시터 전극 영역을 덮고 있는 유전체층을 제거하기 위해 포토레지스트를 사용하여 캐패시터 유전체층을 패터닝하는 단계와, 상기 포토레지스트를 제거하는 단계와, 상기 캐패시터의 상부 도체판으로서 동작하는 캐패시터 유전체층의 상부에 상부 도체층을 부가하는 단계를 포함하는 반도체 소자 내에 캐패시터를 제조하기 위한 방법을 제공하는 것이다. 상기 단계들은 반도체 소자 내에 다중의 캐패시터층을 형성하기 위해 반복될 수 있다.
전술한 방법은 구현하기 쉬우며 적은 비용으로 행해질 수 있다. 상기 방법에 의해 제조된 캐패시터는 신뢰할 수 있으며 효과적이다. 따라서, 금속-금속 캐패시터 제조 프로세스의 공지된 결점들이 방지된다. 더욱이, 칩에 걸쳐 캐퍼시턴스 트래킹이 개선된다.
도 1은 본 발명의 방법에서의 단계를 도시하는 도면.
도 2는 본 발명의 방법에서의 다른 단계를 도시하는 도면.
도 3은 본 발명의 방법에서의 다른 단계를 도시하는 도면.
도 4는 본 발명의 방법에서의 다른 단계를 도시하는 도면.
도 5는 본 발명의 방법을 요약한 흐름도.
본 발명은 첨부된 도면을 참조하면 더욱 이해하기 쉽다. 도 1은 본 발명의 방법에 있어서 제 1 단계를 도시한다. 도 1은, 당업자에게 널리 알려진 상보형 금속 산화물 반도체(CMOS) 프로세싱(혹은 다른 반도체 또는 박막 배선 프로세스)이 전개되어 도체층(10)이 하부 레벨층(a lower level)(12)을 형성함을 도시한다. 하부 레벨(12)의 상측에 산화물 유전체층(14)이 증착된다. 이 산화물 유전체층(14)의 상측에는 포토레지스트층(16)이 증착된다. 도 1에 도시된 바와 같이, 하나 이상의 산화물 개구부(18, 20)가 노출되어 패턴된 포토레지스트층(16)을 통해 산화물 유전체층(14)을 관통(cutting through)함으로써 산화물 유전체층(14) 내에 생성되고, 이 산화물 개구부(18, 20)의 기저부는 도체층(10)이 된다. 본 발명의 바람직한 실시예에 있어서, 상기 도체층(10)은 알루미늄이다. 도체층에 적합한 다른 물질은 구리, 텅스텐, 금, 단결정, 폴리실리콘, 혹은 티타늄 실리자이드(titanium silizide)와 같은 실리콘 합금이다. 본 발명의 바람직한 실시예에 있어서, 산화물 개구부(18, 20)는 반응성 이온 에칭(reactive ion etch) 프로세스로 생성된다.
이제 도 2를 참조하면, 산화물 개구부(18, 20)는 도체 배선 레벨간 연결부재(an inter-level via)(22) 혹은 캐패시터 전극(24) 중 하나로 사용되도록 형성된다. 연결부재 개구부의 형성으로 인해, 도체 배선 레벨간 연결부재(22)는 대부분의 반도체 소자 제조 프로세스에서 이미 마련되므로, 본 발명을 구현하는데 있어서 프로세스를 재편성(re-tooling)할 필요가 없다. 도 2에서, 산화물 개구부(18, 20)는 텅스텐으로 채워진다. 본 발명의 바람직한 실시예에 있어서, 텅스텐은 캐패시터 전극(24)으로 사용된다. 캐패시터 전극 물질로서 적합한 다른 물질들은 알루미늄, 구리, 혹은 쉽게 평탄화되는 다른 도체 물질이다. 이후, 상부면(26)은 화학적/기계적 연마에 의해 평탄화되어진다. 이러한 연마는 평탄한(smooth) 캐패시터 전극(24)을 제공하고, 텅스텐과 유전체층 사이에 있는 인터페이스의 불연속성을 최소화시킨다.
도 3은 본 발명의 다음 단계를 도시한다. 도 3에 도시된 바와 같이, 산화물 캐패시터 유전체층(30)은 상측면(26) 상에 증착된다. 본 발명의 바람직한 실시예에 있어서, 산화물 캐패시터 유전체층(30)은 실리콘 이산화물이다. 산화물 캐패시터 유전체층(30)은 임의의 두께로 어떠한 단일 유전체 혹은 합성 유전체로도 형성될 수 있다. 본 발명의 바람직한 실시예에 있어서, 산화물 캐패시터 유전체층의 두께는 300 내지 1800 옹스트롱이다. 캐패시터 유전체층의 실시예들은 실리콘 질화물 및 실리콘 산화질화물로 한정되지 않고 이에 적합한 다른 캐패시터 유전체(30) 물질을 사용할 수 있다. 상부면(26)의 연마은 캐패시터 유전체층(30)과 캐패시터 전극(24)간의 결합을 강하게 한다. 다음에, 포토레지스트(32)는 캐패시터 유전체층(30)의 위에 증착된다. 포토레지스트(32)는 캐패시터 유전체층(30)이 캐패시터 전극(24)을 완전히 덮도록 패터닝된다. 이후, 포토레지스터(32)는 제거된다.
도 4에 도시된 바와 같이, 제 2 도체층(40)은 패턴된 캐패시터 유전체층(30)의 위에 도체 물질을 증착함으로써 형성된다. 제 2 도체층(40)은 제 2 캐패시터 전극의 하부 도체판으로서 구성될 수 있다. 이 제 2 도체층(40)은 또한 하부 레벨(12)로서 도체층(10)으로 형성된 캐패시터(42)의 상부 도체판으로서 동작한다.
도 5는 본 발명의 방법의 흐름도이다.
본 발명의 방법은 적은 비용으로 구현될 수 있다. 또한, 본 발명의 방법은 금속-금속 캐패시터 제조 프로세스의 공지된 결점들이 방지된다. 칩 전반에 걸쳐 캐패시터 트랙킹이 개선된다. 또한, 캐패시터의 수율이 향상된다. 예를 들면, 1000 옹스트롱의 실리콘 이산화물 유전체에 대해 600 사이트(sites) 이상의 캐패시터에서 100%의 1 볼트 수율과 99.6%의 40 볼트 수율이 달성된다.
본 발명은 특정한 실시예로서 기술되었다. 당업자라면 본 발명의 정신과 범주를 벗어나지 않고 변형이 이루어질 수 있음을 알 수 있다. 따라서, 본 발명은 이하 청구항에 의해서만 제한된다.
본 발명은 캐패시터의 하부 도체판으로서 동작하는 하부 도체층에 도달하기 위해 산화물 유전체증 내에 개구부(openings)를 형성하는 단계와, 캐패시터 전극을 형성하도록 상기 개구부를 텅스텐과 같은 물질로 채우기 위해 캐패시터 전극 물질을 증착시키고 화학적/기계적 연마(polish)하여 채워진 개구부를 평탄화하는 단계와, 상기 캐패시터 전극 위에 선택된 산화물 캐패시터 유전체층을 증착시키고 상기 캐패시터 전극 부분을 덮고 있는 유전체층을 제거하기 위해 포토레지스트(photoresist)로 캐패시터 유전체층을 패터닝하는 단계와, 상기 포토레지스트를 제거(stripping)하는 단계와, 상기 캐패시터의 상부 도체판으로서 동작하는 캐패시터 유전체층의 상측에 상부 도체층을 제공하는 단계를 포함하는 반도체 소자 내에 캐패시터를 제조하기 위한 방법을 제공하는 것이다.

Claims (17)

  1. 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법에 있어서,
    ① 각 개구부의 기저부에서 하부 도체 레벨층이 노출될 때까지 산화물 유전체층에 하나 이상의 산화물 개구부를 형성하는 단계와,
    ② 캐패시터 전극으로서 사용되는 각각의 산화물 개구부가 채워질 때까지 상기 산화물 개구부에 캐패시터 전극 물질층을 증착시키고, 채워진 산화물 개구부를 평탄화하여 평탄한 표면을 형성하는 단계와,
    ③ 상기 평탄한 표면의 상부에 유전체 물질층을 증착시키고, 각각의 캐패시터 전극이 포토레지스트로 완전히 피복되도록 상기 유전체 물질층의 상부에 포토레지스트층을 제공하여 패터닝한 후, 상기 포토레지스트층을 제거하는 단계와,
    ④ 상기 패턴화된 유전체 물질층의 상부에 상부 도체 레벨층을 제공하는 단계
    를 포함하는 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    하나 이상의 도체 레벨층은 금속으로 이루어진 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 금속은 구리, 알루미늄, 또는 텅스텐인 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    하나 이상의 도체 레벨층은 실리콘 물질로 이루어진 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 실리콘 물질은 폴리실리콘 또는 단결정 실리콘인 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 캐패시터 전극 물질층은 텅스텐으로 이루어진 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    평탄화 단계는 화학적/기계적 연마에 의해 수행되는 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 유전체 물질층은 실리콘 이산화물로 이루어진 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 유전체 물질층은 두께가 300 내지 1800 옹스트롱인 반도체 소자 혹은 다른 박막 배선 구조체에 캐패시터를 형성하기 위한 방법.
  10. 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터에 있어서,
    ① 하부 도체 레벨층과,
    ② 상기 하부 도체 레벨의 상부의 캐패시터 전극 물질층과,
    ③ 상기 캐패시터 전극 물질의 상부의 패턴화된 유전체 물질층과,
    ④ 상기 패턴화된 유전체 물질층의 상부에 증착된 상부 도체 레벨층
    을 포함하는 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터.
  11. 제 10 항에 있어서,
    하나 이상의 도체 레벨층은 금속으로 이루어진 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터.
  12. 제 11 항에 있어서,
    상기 금속은 구리, 알루미늄, 또는 텅스텐인 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터.
  13. 제 10 항에 있어서,
    하나 이상의 도체 레벨층은 실리콘 물질로 이루어진 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터.
  14. 제 13 항에 있어서,
    상기 실리콘 물질은 폴리실리콘 또는 단결정 실리콘인 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터.
  15. 제 10 항에 있어서,
    상기 캐패시터 전극 물질층은 텅스텐으로 이루어진 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터.
  16. 제 10 항에 있어서,
    상기 유전체 물질층은 실리콘 이산화물로 이루어진 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터.
  17. 제 10 항에 있어서,
    상기 유전체 물질층은 두께가 300 내지 1800 옹스트롱인 반도체 소자 혹은 다른 박막 배선 구조체에 사용되는 캐패시터.
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