JPH03203261A - 半導体装置 - Google Patents
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- JPH03203261A JPH03203261A JP34426689A JP34426689A JPH03203261A JP H03203261 A JPH03203261 A JP H03203261A JP 34426689 A JP34426689 A JP 34426689A JP 34426689 A JP34426689 A JP 34426689A JP H03203261 A JPH03203261 A JP H03203261A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁膜を２枚の金属薄膜で挟んで容量を構成
する半導体装置、即ちＭＩＭ構造のキャパシタに関する
。
する半導体装置、即ちＭＩＭ構造のキャパシタに関する
。
本発明は、絶縁膜を２枚の金属薄膜で挟んで容量を構成
する半導体装置において、少なくとも下地の金属薄膜上
に高融点物質膜を形成して構成することにより、金属薄
膜のヒロック、ボイドによる絶縁膜の破壊を防止できる
ようにすると共に、単位面積当たりの容量の向上並びに
キャパシタの占有面積の縮小化を図れるようにしたもの
である。
する半導体装置において、少なくとも下地の金属薄膜上
に高融点物質膜を形成して構成することにより、金属薄
膜のヒロック、ボイドによる絶縁膜の破壊を防止できる
ようにすると共に、単位面積当たりの容量の向上並びに
キャパシタの占有面積の縮小化を図れるようにしたもの
である。
従来の半導体装置、特にキャパシタは、第４図に示すよ
うに、容量となる絶縁膜（例えば５ｉ（ｈ膜やＳｉ３Ｎ
４膜等で構成される）（２１）が金属薄膜（Ａ２等＞
（２２）とＮ型の高濃度シリコン層（２３）で挟まれ
た所謂ＭＩＳ構造となっている。尚、（２４）は素子分
１１１ｊｌ域、（２５）はＳｉＯ□膜、（２６）はキャ
パシタ取出し電極（Ａ１等）である。上記キャパシタに
おいて高濃度シリコン層（２３）を用いるのは、寄生抵
抗ｒを極力下げ、かつシリコン表面が空乏化しないよう
にするためであるが、第５図の等価回路にも示すように
、高濃度シリコン層（２３）に〜Ｉ Ｘ １０−”Ω／
ｃＩｌ程度の寄生抵抗ｒが生じ、Ｎ型のエピタキシャル
層（２７）とＰ型のシリコン基板（２８）間に〜１×１
０−８Ｆ／ｃｄ程度の寄生容量Ｃｓが生じる。ここで、
周波数特性を考えると、上記寄生抵抗ｒ、寄生容量Ｃｓ
の影響で高周波になるに従い容量Ｃが低下し、Ｉ ＧＨ
ｚ以上の高周波に対し適用不可となる。この容量Ｃの低
下を防ぐためには、上記寄生抵抗ｒと寄生容量Ｃｓをで
きるだけ小さくすることが必要である。
うに、容量となる絶縁膜（例えば５ｉ（ｈ膜やＳｉ３Ｎ
４膜等で構成される）（２１）が金属薄膜（Ａ２等＞
（２２）とＮ型の高濃度シリコン層（２３）で挟まれ
た所謂ＭＩＳ構造となっている。尚、（２４）は素子分
１１１ｊｌ域、（２５）はＳｉＯ□膜、（２６）はキャ
パシタ取出し電極（Ａ１等）である。上記キャパシタに
おいて高濃度シリコン層（２３）を用いるのは、寄生抵
抗ｒを極力下げ、かつシリコン表面が空乏化しないよう
にするためであるが、第５図の等価回路にも示すように
、高濃度シリコン層（２３）に〜Ｉ Ｘ １０−”Ω／
ｃＩｌ程度の寄生抵抗ｒが生じ、Ｎ型のエピタキシャル
層（２７）とＰ型のシリコン基板（２８）間に〜１×１
０−８Ｆ／ｃｄ程度の寄生容量Ｃｓが生じる。ここで、
周波数特性を考えると、上記寄生抵抗ｒ、寄生容量Ｃｓ
の影響で高周波になるに従い容量Ｃが低下し、Ｉ ＧＨ
ｚ以上の高周波に対し適用不可となる。この容量Ｃの低
下を防ぐためには、上記寄生抵抗ｒと寄生容量Ｃｓをで
きるだけ小さくすることが必要である。
そこで、従来における高周波用のキャパシタとしては、
第６図に示すように、絶縁膜（３１）を２枚の金属薄膜
（３２）及び（３３）で挟んだ所謂削門構造のキャパシ
タ（３４）が用いられている。ここで、絶縁膜（３１）
としては、プラズマＳｉＮ膜、プラズマ３４０ｇ膜、５
ｉ（ｈ膜、ＰＳＧ等が使用され、金属薄膜（３２）及び
（３３）としては、へｌ膜、Ａｊ！−３ｉ膜、Ａｎ −
５ｉＣｕ膜等が用いられる。尚、（３５）はフィールド
５ｉ（ｈ膜、（３６）はキャパシタ取出し電極（通常、
上記金属薄膜（３２）と同じ膜が使用される）である。
第６図に示すように、絶縁膜（３１）を２枚の金属薄膜
（３２）及び（３３）で挟んだ所謂削門構造のキャパシ
タ（３４）が用いられている。ここで、絶縁膜（３１）
としては、プラズマＳｉＮ膜、プラズマ３４０ｇ膜、５
ｉ（ｈ膜、ＰＳＧ等が使用され、金属薄膜（３２）及び
（３３）としては、へｌ膜、Ａｊ！−３ｉ膜、Ａｎ −
５ｉＣｕ膜等が用いられる。尚、（３５）はフィールド
５ｉ（ｈ膜、（３６）はキャパシタ取出し電極（通常、
上記金属薄膜（３２）と同じ膜が使用される）である。
この第６図に示すＭＩＭ構造のキャパシタ（３４）によ
れば、寄生抵抗ｒ及び寄生容量Ｃｓが夫々−３×１０−
６Ω／印及び−３Ｘ Ｉ Ｏ−’Ｆ ／ｃＪとなり、上
記第４図で示すＭＩＳ構造のキャパシタの場合と比べ非
常に小さくなる。
れば、寄生抵抗ｒ及び寄生容量Ｃｓが夫々−３×１０−
６Ω／印及び−３Ｘ Ｉ Ｏ−’Ｆ ／ｃＪとなり、上
記第４図で示すＭＩＳ構造のキャパシタの場合と比べ非
常に小さくなる。
しかしながら、第６図で示す従来のキャパシタ（３４）
においては、金属薄膜（３２）及び（３３）にＡＩ！を
使用するため、その後の熱処理により、特に下地の金属
薄膜（３３）上面において所謂ヒロ・ツク（３７）やボ
イド（３８）が発生し、その結果、絶縁膜（３１）が破
れて、金属薄膜（３２）及び（３３）間が短絡するとい
・う不都合がある。
においては、金属薄膜（３２）及び（３３）にＡＩ！を
使用するため、その後の熱処理により、特に下地の金属
薄膜（３３）上面において所謂ヒロ・ツク（３７）やボ
イド（３８）が発生し、その結果、絶縁膜（３１）が破
れて、金属薄膜（３２）及び（３３）間が短絡するとい
・う不都合がある。
従って、従来においては、金属薄膜（３２）及び（３３
）間の絶縁膜（３１）の膜厚ｔを厚く形成するようにし
て上記短絡を防止している。ところが、この絶縁膜（３
１）の膜厚ｔが厚くなると、単位面積当たりの容量が小
さくなるため、所望の容量を得るために、キャパシタ（
３４）の占有面積を広くとる必要があり、高集積化が実
現てきないという不都合がある。
）間の絶縁膜（３１）の膜厚ｔを厚く形成するようにし
て上記短絡を防止している。ところが、この絶縁膜（３
１）の膜厚ｔが厚くなると、単位面積当たりの容量が小
さくなるため、所望の容量を得るために、キャパシタ（
３４）の占有面積を広くとる必要があり、高集積化が実
現てきないという不都合がある。
本発明は、このような点に鑑み威されたもので、その目
的とするところは、金属薄膜のヒロックボイドによる絶
縁膜の破壊を防止できると共に、単位面積当たりの容量
の向上並びにキャパシタの占有面積の縮小化を図ること
ができる半導体装置を提供することにある。
的とするところは、金属薄膜のヒロックボイドによる絶
縁膜の破壊を防止できると共に、単位面積当たりの容量
の向上並びにキャパシタの占有面積の縮小化を図ること
ができる半導体装置を提供することにある。
Ｃ課題を解決するための手段〕
本発明の半導体装置は、絶縁膜（７）を２枚の金属薄膜
（３）及び（９）で挟んで容量を構成する半導体装置（
１）において、少なくとも下地の金属薄膜（３）上に高
融点物質膜（４）を形成して構成する。
（３）及び（９）で挟んで容量を構成する半導体装置（
１）において、少なくとも下地の金属薄膜（３）上に高
融点物質膜（４）を形成して構成する。
上記高融点物質膜（４）として、例えばＴｉＮ 、 Ｔ
ｉＯＮＭｏｓｔ ＋ ＷＳｉ 、 ＴｉＳｉ ＋ Ｔｉ
＋ Ｍｏ ＋ Ｗ等を用いるを可とする。
ｉＯＮＭｏｓｔ ＋ ＷＳｉ 、 ＴｉＳｉ ＋ Ｔｉ
＋ Ｍｏ ＋ Ｗ等を用いるを可とする。
上述の本発明の構成によれば、少なくとも下地の金属薄
膜（３）上に高融点物質膜（４）を形成するようにした
ので、その後の熱処理において、金属薄膜（３）からは
ヒロックやボイドが発生しなくなり、絶縁膜（７）の破
壊は生じな（なる。従って、絶縁膜（７）の膜厚ｔをよ
り薄膜化することが可能となり、その結果、単位面積当
たりの容量が向上すると共に、キャパシタ（１）の占有
面積も縮小化され、高集積化を実現させることができる
。
膜（３）上に高融点物質膜（４）を形成するようにした
ので、その後の熱処理において、金属薄膜（３）からは
ヒロックやボイドが発生しなくなり、絶縁膜（７）の破
壊は生じな（なる。従って、絶縁膜（７）の膜厚ｔをよ
り薄膜化することが可能となり、その結果、単位面積当
たりの容量が向上すると共に、キャパシタ（１）の占有
面積も縮小化され、高集積化を実現させることができる
。
以下、第１図〜第３図を参照しながら本発明の詳細な説
明する。
明する。
第１図は、本実施例に係る半導体装置、特にＭＨＩ構造
のキャパシタ（１）の構成を製造工程に則して示す工程
図である。以下、順にその工程を説明する。
のキャパシタ（１）の構成を製造工程に則して示す工程
図である。以下、順にその工程を説明する。
まず、第１図Ａに示すよ・うに、フィールド５ｉＯｚ膜
（２）上に後にキャパシタ下部電極（５）となる１層目
のｉ膜（３）を形成したのち、ヒロック、ボイドの発生
を防止する膜（以後、単にヒロック、ボイド発生防止膜
と記す）（４）を形成する。このヒロックボイド発生防
止膜（４）としてば、ＴｉＮ 、 Ｔｉ０Ｎ、 Ｍｏ５
ｉＷＳｉ 、 ＴｉＳｉ ＋ Ｔｉ ＋ Ｍｏ 、 Ｗ
等の高融点金属、高融点金属化合物（高融点金属シリサ
イドや高融点金属ナイトライド等）が用いられる。
（２）上に後にキャパシタ下部電極（５）となる１層目
のｉ膜（３）を形成したのち、ヒロック、ボイドの発生
を防止する膜（以後、単にヒロック、ボイド発生防止膜
と記す）（４）を形成する。このヒロックボイド発生防
止膜（４）としてば、ＴｉＮ 、 Ｔｉ０Ｎ、 Ｍｏ５
ｉＷＳｉ 、 ＴｉＳｉ ＋ Ｔｉ ＋ Ｍｏ 、 Ｗ
等の高融点金属、高融点金属化合物（高融点金属シリサ
イドや高融点金属ナイトライド等）が用いられる。
次に、第１図Ｂに示すように、１層目のｌ膜（３）とヒ
ロック、ボイド発生防止膜（４）を例えばＲＩＥ（反応
性イオンエツチング）等でバターニングしてキャパシタ
下部電極（５）を形成したのち、層間絶縁膜（６）を例
えばＣＶＤ （化学気相成長）法等で形成する。この層
間絶縁膜（６）としては、プラズマＳｉＮ膜、プラズマ
５ｉＯｚ膜、ＣＶＤ−３ｉＯ□膜、ＰＳＧ等が用いられ
る。
ロック、ボイド発生防止膜（４）を例えばＲＩＥ（反応
性イオンエツチング）等でバターニングしてキャパシタ
下部電極（５）を形成したのち、層間絶縁膜（６）を例
えばＣＶＤ （化学気相成長）法等で形成する。この層
間絶縁膜（６）としては、プラズマＳｉＮ膜、プラズマ
５ｉＯｚ膜、ＣＶＤ−３ｉＯ□膜、ＰＳＧ等が用いられ
る。
次に、第１図Ｃに示すように、キャパシタとして機能さ
せる部分の眉間絶縁膜（６）をプラズマエツチング、ウ
ェットエツチング又は条件によってＲＩＢにより除去す
る。このとき、ヒロック、ボイド発生防止膜（４）がエ
ツチング除去されないように、エツチング液又はエツチ
ングガスを選定して行なつＯ 次に、第１図りに示すように、全面に容量としての！ｉ
＠縁膜（誘電体膜）（７）を形成する。この絶縁膜（７
）としては、プラズマＳｉＮ膜、プラズマＳ ｉ、 ０
２膜、ＣＶＤ−３ｉＯ□膜、ＰＳＧ等が用いられる。こ
のとき、単位面積当たりの容量を大きくするために、絶
縁膜（７）の膜厚ｔを薄くする。
せる部分の眉間絶縁膜（６）をプラズマエツチング、ウ
ェットエツチング又は条件によってＲＩＢにより除去す
る。このとき、ヒロック、ボイド発生防止膜（４）がエ
ツチング除去されないように、エツチング液又はエツチ
ングガスを選定して行なつＯ 次に、第１図りに示すように、全面に容量としての！ｉ
＠縁膜（誘電体膜）（７）を形成する。この絶縁膜（７
）としては、プラズマＳｉＮ膜、プラズマＳ ｉ、 ０
２膜、ＣＶＤ−３ｉＯ□膜、ＰＳＧ等が用いられる。こ
のとき、単位面積当たりの容量を大きくするために、絶
縁膜（７）の膜厚ｔを薄くする。
次に、第１図Ｅに示すように、キャパシタ下部電極（５
）上においてキャパシタとして機能する部分以外の箇所
に絶縁膜（７）及び（６）を貫通する窓（８）を形成す
る。このとき、窓（８）下のヒロック、ボイド発生防止
膜（４）は除去されてもよい。
）上においてキャパシタとして機能する部分以外の箇所
に絶縁膜（７）及び（６）を貫通する窓（８）を形成す
る。このとき、窓（８）下のヒロック、ボイド発生防止
膜（４）は除去されてもよい。
次に、第１図Ｆに示すように、全面に２層目のＡｌ膜（
９）を形成したのち、パターニングしてキャパシタ上部
電極（１０）及びキャパシタ取出し電極（１１）を形成
して本例に係るＭｉＭ構造のキャパシタ（１）を得る。
９）を形成したのち、パターニングしてキャパシタ上部
電極（１０）及びキャパシタ取出し電極（１１）を形成
して本例に係るＭｉＭ構造のキャパシタ（１）を得る。
上述の如（、本例によれば、予め１層目のｉ膜（３）上
にヒロック、ボイド発生防止膜（４）を形成するように
したので、その後（第１図Ｆ以降）の熱処理において、
１層目のＡｌ膜（３）からはヒロック。
にヒロック、ボイド発生防止膜（４）を形成するように
したので、その後（第１図Ｆ以降）の熱処理において、
１層目のＡｌ膜（３）からはヒロック。
ボイドが発生しなくなり、１層目のＡｌ１膜（３）での
ヒロック、ボイドの発生により生じていた絶縁膜（７）
の破壊は生しな（なる。その結果、第１図りで示す絶縁
膜（７）の形成工程において、絶縁膜（７）の膜厚ｔを
従来よりも薄膜化することが可能となり、単位面積当た
りの容量が向上する。従って、所望の容量を得る場合、
従来よりもキャパシタｆ１＋の占有面積が縮小化され、
本例のキャパシタ＋１）を有する集積回路の高集積化を
実現させることができる。
ヒロック、ボイドの発生により生じていた絶縁膜（７）
の破壊は生しな（なる。その結果、第１図りで示す絶縁
膜（７）の形成工程において、絶縁膜（７）の膜厚ｔを
従来よりも薄膜化することが可能となり、単位面積当た
りの容量が向上する。従って、所望の容量を得る場合、
従来よりもキャパシタｆ１＋の占有面積が縮小化され、
本例のキャパシタ＋１）を有する集積回路の高集積化を
実現させることができる。
上記実施例は、容量としての絶縁膜（７）を眉間絶縁膜
（６）とは別に形成するようにしたが、第２図に示すよ
うに、第１図Ｂにおける眉間絶縁膜（６）をパターニン
グしないで、容量としての絶縁膜として使用するように
してもよい。この場合、第１図Ｃ及びＤの工程、即ち層
間絶縁膜（６）をパターニングする工程及び絶縁膜（７
）を形成する工程を省略することができ、工程の簡略化
を図ることができる。
（６）とは別に形成するようにしたが、第２図に示すよ
うに、第１図Ｂにおける眉間絶縁膜（６）をパターニン
グしないで、容量としての絶縁膜として使用するように
してもよい。この場合、第１図Ｃ及びＤの工程、即ち層
間絶縁膜（６）をパターニングする工程及び絶縁膜（７
）を形成する工程を省略することができ、工程の簡略化
を図ることができる。
また、上記実施例は、１層目のＡｎｌｔｓ＋上のみにヒ
ロック、ボイド発生防止膜（４）を形成したが、第３図
に示すように、２層目のＡＩｌ膜（９）、即ちキャパシ
タ上部電極（１０）の下面にも上記ヒロック、ボイド発
生防止膜（４）を形成するようにしてもよい。
ロック、ボイド発生防止膜（４）を形成したが、第３図
に示すように、２層目のＡＩｌ膜（９）、即ちキャパシ
タ上部電極（１０）の下面にも上記ヒロック、ボイド発
生防止膜（４）を形成するようにしてもよい。
このキャパシタ上部電極（１０）からのヒロック、ボイ
ドの発生率は、キャパシタ下部電極（５）を構成する１
層目のＡｎ膜（３）よりも低いが、このキャパシタ上部
電極（１０）にもヒロンク、ボイド発生防止膜（４）を
形成することによってキャパシタ（１）の信頼性がより
向上する。
ドの発生率は、キャパシタ下部電極（５）を構成する１
層目のＡｎ膜（３）よりも低いが、このキャパシタ上部
電極（１０）にもヒロンク、ボイド発生防止膜（４）を
形成することによってキャパシタ（１）の信頼性がより
向上する。
また、ヒロック、ボイド発生防止膜（４）として、特に
ＴｉＮ 、 Ｔｉ０Ｎを用いれば、膜質が硬いこと、及
び１１１２と反応しないことからキャパシタ（１）の信
頼性を更に向上させることができる。
ＴｉＮ 、 Ｔｉ０Ｎを用いれば、膜質が硬いこと、及
び１１１２と反応しないことからキャパシタ（１）の信
頼性を更に向上させることができる。
尚、上記実施例において、キャパシタ上部、下部電極（
１０）及び（５）並びにキャパシタ取出し電極（１１）
としてＡｌ膜を用いたが、その他Ａ＃−３ｉ膜やＡｊ！
−３ｉ−Ｃｕ膜等を用いてもよい。
１０）及び（５）並びにキャパシタ取出し電極（１１）
としてＡｌ膜を用いたが、その他Ａ＃−３ｉ膜やＡｊ！
−３ｉ−Ｃｕ膜等を用いてもよい。
本発明に係る半導体装置、特にＭＩＭ構造を有するキャ
パシタは、少な（とも下地の金属薄膜上に高融点物質膜
を形成して構成するようにしたので、金属薄膜でのヒロ
ック、ボイドの発生が防止され、ヒロック、ボイドによ
る絶縁膜の破壊が防止できると共に、単位面積当たりの
容量の向上並びにキャパシタの占有面積の縮小化を図る
ことができる。
パシタは、少な（とも下地の金属薄膜上に高融点物質膜
を形成して構成するようにしたので、金属薄膜でのヒロ
ック、ボイドの発生が防止され、ヒロック、ボイドによ
る絶縁膜の破壊が防止できると共に、単位面積当たりの
容量の向上並びにキャパシタの占有面積の縮小化を図る
ことができる。
第１図は本実施例に係る開門構造のキャパシタの構成を
製造工程に則して示す工程図、第２図及び第３図は他の
実施例を示す構成国、第４図は従来例に係るＭＩＳ構造
のキャパシタを示す構成図、第５図はその等価回路図、
第６図は従来例に係るＭＩＭ構造のキャパシタを示す構
成図である。 （１）はＭＩＭ構造のキャパシタ、（２）はフィールド
３４０ｇ膜、（３）は１層目の１７２膜、（４）はヒロ
ック、ボイド発生防止膜、（５）はキャパシタ下部電極
、（６）は眉間絶縁膜、（７）は絶縁膜、（９）は２層
百の＾ｌ膜、（１０）はキャパシタ上部電極、（１１）
はキャパシタ取出し電極である。 １ ロ ー− ３９３− 特開平３−２０３２６１ （７）
製造工程に則して示す工程図、第２図及び第３図は他の
実施例を示す構成国、第４図は従来例に係るＭＩＳ構造
のキャパシタを示す構成図、第５図はその等価回路図、
第６図は従来例に係るＭＩＭ構造のキャパシタを示す構
成図である。 （１）はＭＩＭ構造のキャパシタ、（２）はフィールド
３４０ｇ膜、（３）は１層目の１７２膜、（４）はヒロ
ック、ボイド発生防止膜、（５）はキャパシタ下部電極
、（６）は眉間絶縁膜、（７）は絶縁膜、（９）は２層
百の＾ｌ膜、（１０）はキャパシタ上部電極、（１１）
はキャパシタ取出し電極である。 １ ロ ー− ３９３− 特開平３−２０３２６１ （７）
Claims (1)
- 絶縁膜を２枚の金属薄膜で挟んで容量を構成する半導
体装置において、少なくとも下地の金属薄膜上に高融点
物質膜を形成してなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34426689A JPH03203261A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34426689A JPH03203261A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203261A true JPH03203261A (ja) | 1991-09-04 |
Family
ID=18367910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34426689A Pending JPH03203261A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203261A (ja) |
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-
1989
- 1989-12-28 JP JP34426689A patent/JPH03203261A/ja active Pending
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