JP4629970B2 - 集積回路用の平板形キャパシタ及びその製造方法 - Google Patents

集積回路用の平板形キャパシタ及びその製造方法 Download PDF

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Description

本発明は集積回路用の平板形キャパシタ及びその製造方法に係り、より具体的にはキャパシタ誘電膜の劣化を防止し、キャパシタの特性を改善できる集積回路用の平板形キャパシタ及びその製造方法に関する。
半導体メモリ素子だけでなくアナログ素子、すなわち、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）素子、混合信号素子、及びシステムドライバ素子もキャパシタがなければならない成分のうち一つである。
このような集積回路用キャパシタは、多様な形に形成されるが、一般的には誘電膜によって分離された平行した薄膜の導電層よりなり、これを薄膜平板形キャパシタと称している。
図１は、一般的な集積回路用の平板形キャパシタを示す断面図であって、同図面を参照して平板形キャパシタを説明すれば、半導体基板１０の上部に第１金属膜を蒸着する。半導体基板１０は、トランジスタ、ＩＣ素子及び金属配線が形成されているシリコン基板であり、前記第１金属膜は図面上最初に蒸着されているので、第１金属膜と称しており、半導体素子全体では第２または第３金属膜となることもできる。第１金属膜の所定部分をパターニングして、下部電極１２ａ及び第１金属配線１２ｂを形成する。第１金属配線１２ｂも当該図面上最初に見られる配線であるので、第１金属配線１２ｂと称しており、第２または第３金属配線となりうる。
その後、半導体基板１０の結果物の上部に誘電膜１４及び上部電極用金属膜を順次に蒸着した後、上部電極用金属膜及び誘電膜１４を下部電極１２ａの所定部分が露出されるようにエッチングする。この時、下部電極１２ａの所定部分が誘電膜１４の残留なしに露出されるように、誘電膜１４をエッチングする。また、下部電極１２ａの所定部分を露出させるのは、以後下部電極１２ａを上部金属配線と電気的に連結させるためである。次いで、結果物の上部に層間絶縁膜１８を形成した後、下部電極１２ａ、第１金属配線１２ｂ及び上部電極１６が露出されるように層間絶縁膜１８をエッチングしてビアホール（図示せず）を形成する。
ビアホール内に導電物を充電させてプラグ２０を形成し、プラグ２０各々とコンタクトされるように第２金属配線２２ａ，２２ｂ，２２ｃを形成する。ここで、第２金属配線２２ａは、下部電極１２ａに電気的信号を供給し、第２金属配線２２ｂは上部電極１６に電気的信号を供給し、第２金属配線２２ｃは第１金属配線１２ｂに電気的信号を供給する。
しかし、前記平板形キャパシタは、誘電膜１４がエッチングされる過程で、誘電膜１４の側壁にエッチング副産物が吸着されうる。このように、誘電膜１４の側壁にエッチング副産物が吸着されれば、誘電膜の電気的特性が低下する。
また、誘電膜１４のエッチングによって下部電極１２ａが露出される場合、下部電極１２ａが一部エッチングされ、エッチングされた下部電極１２ａの残滓が誘電膜１４の側壁に再スパッタリングされうる。図１で点線形態の矢印は、下部電極１２ａの再スパッタリング経路を示す。
このように誘電膜１４及び下部電極１２ａの残滓が誘電膜１４の側壁に付着または再スパッタリングされることは、後続の洗浄工程である程度除去されるが、十分にエッチング残滓物を除去するのは難しく、工程数を増やすという問題がある。
このため従来の他の方法では、図２に示されたように、誘電膜１４を下部電極１２ａと同時にエッチングし、誘電膜１４の上部に上部電極１６だけを個別的にエッチングしている。その後、層間絶縁膜１８及び誘電膜１４を同時にエッチングしてビアホールを形成する。このような技術は、特許文献１（図１Ａないし図１Ｇ）に開示されている。
前記のような技術は、上部電極１６と誘電膜１４とを同時にエッチングしないので、誘電膜１４の側壁へのエッチング副産物の発生を減少させ、誘電膜１４を過度にエッチングする必要がないので、下部電極１２ａの再スパッタリング現象を防止できるという長所がある。しかし、ビアホールの形成時、層間絶縁膜１８及び高誘電率を有する誘電膜１４を同時にエッチングしなければならないので、層間絶縁膜１８及び誘電膜１４を各々エッチングしなければならないという面倒さがある。
前述した従来の問題点を解決するための従来のさらに他の方法には、図３に示されたように、半導体基板１０の上部に第１層間絶縁膜５２を蒸着し、第１層間絶縁膜５２の内部の所定部分に第１金属配線５４，５６を形成する。第１金属配線５４，５６は、公知のダマシーン方式で形成されうる。この時、第１金属配線５４は、以後形成される下部電極とコンタクトされるように比較的広い線幅に形成される。第１金属配線５４，５６を含む第１層間絶縁膜５２の上部に第２層間絶縁膜５８を蒸着した後、第１金属配線５４，５６が各々露出されるように第２層間絶縁膜５８を所定部分エッチングして凹状のキャパシタ領域（図示せず）及びビアホール（図示せず）を限定する。
その後、キャパシタ領域内に下部電極用の導電層及び誘電膜６６を順次に蒸着し、これらをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）して、凹状のキャパシタ領域に下部電極６２及び誘電膜６６を形成する。それと同時に、ビアホール内に第１プラグ６４を形成する。誘電膜６６及び第２層間絶縁膜５８の上部に上部電極用の導電層を前記キャパシタ領域が充填されるように蒸着した後、上部電極用の導電層をＣＭＰして上部電極６８を形成して、凹状のキャパシタを限定する。その後、半導体基板の結果物の上部に第３層間絶縁膜７２を形成し、下部電極６２から延びたパッド６３、上部電極６８及び第１プラグ６４と露出されるように第３層間絶縁膜７２をエッチングしてビアホールを形成する。その後、第３層間絶縁膜７２内のビアホールの内部に第２プラグ７４，７６，７８を公知の方式で形成する。このような技術は特許文献２（図１３参照）に開示されている。
前記特許文献２は、上部電極をＣＭＰ方式によって形成するので、誘電膜６６の側壁にエッチング副産物が吸着される恐れがなく、誘電膜を過度にエッチングしなくてもよいので、下部電極６２の再スパッタリング現象が発生しない。また、ビアホールの形成時、誘電膜６６と層間絶縁膜５８または７２とを同時にエッチングしなくてもよいので、ビアホール工程が単純化される。
しかし、前記技術は下部電極６２から延びたパッド６３、誘電膜６６及び上部電極６８が全てＣＭＰ方式によって形成されるので、ＣＭＰの残滓が誘電膜６６の表面に残留する場合、下部電極６２と上部電極６８間にブリッジを誘発する。また、下部電極パッド６３、誘電膜６６及び上部電極６８の表面に物理的な力が印加されることでスクラッチが発生したり、研磨剤から腐食のような化学的な問題が発生したりする。これにより、下部電極パッド６３及び上部電極６８と第２プラグ７６間のコンタクト時、コンタクト不良が誘発されうる。また、実質的に誘電膜６８として使われる部分がＣＭＰによってスクラッチされて、誘電膜６８の特性が劣化する。
また、前記特許文献２の凹状のキャパシタは、両側のエッジに当たる部分Ｘにストレスが集中して、下部電極６２及び上部電極６６に電圧印加時、前記エッジ部分Ｘに当たる誘電膜６６で容易にブレークダウンが発生するので、キャパシタの電気的特性が劣化する。このような現象は、凹状のキャパシタ構造にも起因できるが、キャパシタ領域のエッジ部分に誘電膜６６が定常的に蒸着されなくて発生することもある。これにより、特許文献２もコンタクト不良及び誘電膜の劣化という問題を解決し難い。
米国特許６，４９２，２２３号公報（金森による） 米国特許５，７０８，５５９号公報（Ｂｒａｂａｚｏｎによる）
本発明が解決しようとする技術的課題は、キャパシタの誘電膜の劣化を防止し、キャパシタの電気的特性を改善できる平板形キャパシタを提供することである。
本発明が解決しようとする他の技術的課題は、キャパシタの電極とプラグ間のコンタクト特性を改善できる平板形キャパシタの製造方法を提供することである。
また、本発明が解決しようとするさらに他の技術的課題は、工程を単純化できる平板形キャパシタの製造方法を提供することである。
前記本発明の技術的課題を達成するための本発明の一見地による平板形キャパシタは、半導体基板の所定部分に形成される下部配線、前記下部配線と電気的に連結される下部電極、前記下部電極の上部に形成された凹状の誘電膜、前記下部電極より大きく、前記誘電膜の上部に形成される凹状の上部電極、前記下部配線と電気的に連結される第１上部配線、及び前記上部電極と連結される第２上部配線を含む。
また、本発明の他の実施の形態による平板形キャパシタは、半導体基板上の所定部分に形成された第１金属配線、前記半導体基板及び第１金属配線の上部に形成される第１層間絶縁膜、前記第１層間絶縁膜の上部に形成される第２層間絶縁膜、前記第１層間絶縁膜の上部に形成され、前記第１金属配線の一側と連結される下部電極、前記第１層間絶縁膜の上部に形成され、前記下部電極と電気的に絶縁される第２金属配線、前記第２層間絶縁膜の上部に形成される第３層間絶縁膜、前記下部電極及び第２層間絶縁膜の上部に形成される凹状の誘電膜、前記凹状の誘電膜の上面に沿って形成され、前記下部電極より大きい形状を有する凹状の上部電極、前記凹状の誘電膜、凹状の上部電極及び第３層間絶縁膜の上部に形成される第４層間絶縁膜、及び前記第４層間絶縁膜の上部に形成される多数の第３金属配線を含み、前記第３金属配線のうち何れか一つは上部電極と連結され、他の一つは第２金属配線と連結される。
また、本発明による平板形キャパシタの製造方法は、半導体基板の所定部分上に下部配線を形成する段階、前記下部配線と電気的に連結されるように下部電極を形成する段階、前記下部電極の上部に層間絶縁膜を形成する段階、前記下部電極及び下部電極を取り囲む部分が露出されるように層間絶縁膜をエッチングしてエッチング領域を形成する段階、前記層間絶縁膜のエッチング領域内に凹状に誘電膜及び上部電極を形成する段階、及び前記下部配線と電気的に連結されるように第１上部配線及び前記上部電極と連結されるように第２上部配線を同時に形成する段階を含み、前記上部電極は前記下部電極より大きく形成することが望ましい。
また、本発明のさらに他の実施の形態による平板形キャパシタの製造方法は、半導体基板の所定部分に下部金属配線を形成する段階、前記半導体基板及び下部配線の上部に第１層間絶縁膜を形成する段階、前記下部金属配線とコンタクトされるように第１層間絶縁膜内に第１及び第２プラグを形成する段階、前記第１層間絶縁膜、第１プラグ及び第２プラグの上部に第２層間絶縁膜を形成する段階、前記第１プラグと前記第２プラグとコンタクトされる中間金属配線とコンタクトされるように下部電極を形成する段階、前記第２層間絶縁膜、下部電極及び中間金属配線の上部に第３層間絶縁膜を形成する段階、前記下部電極及び前記下部電極を取り囲む第２層間絶縁膜が露出されるようにキャパシタ領域を限定する段階、前記下部電極より大きくなるように前記キャパシタ領域に誘電膜及び上部電極を形成する段階、前記第３層間絶縁膜及びキャパシタ領域に第４層間絶縁膜を形成する段階、前記中間金属配線とコンタクトされるように第４及び第３層間絶縁膜内に第３プラグを形成し、前記上部電極とコンタクトされるように第４層間絶縁膜内に第４プラグを形成する段階、及び前記第３プラグとコンタクトされる第１上部金属配線及び前記第４プラグとコンタクトされる第２上部金属配線を形成する段階を含む。
本発明によれば、下部電極を平面に形成し、上部電極及び誘電膜は凹状に形成するが、下部電極の幅を上部電極の底部の幅より狭く形成する。これにより、実質的なキャパシタの誘電膜として作用する部分がキャパシタのエッジ部分に該当されずに下部電極と対応する部分となるので、エッジ部分に誘電膜の劣化が発生してもキャパシタの特性に影響を与えない。
また、誘電膜及び上部電極がＣＭＰ方式によって限定されるので、誘電膜の側壁のエッチング副産物の吸着及び下部電極物質の再スパッタリング現象が発生しない。さらに、誘電膜が第１及び第２金属配線が形成された部分まで延びないので、ビアホールの形成時、誘電膜をエッチングする必要がなく、ビアホールエッチング工程が容易になる。
また、ＣＭＰ残滓物による下部電極と上部電極とのショートを防止でき、コンタクト抵抗を改善できる。
以下、添付した図面に基づいて本発明の望ましい実施の形態を説明する。しかし、本発明の実施の形態は多様な形態に変形でき、本発明の範囲が後述する実施の形態によって限定されると解釈されてはならない。本発明の実施の形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状は、さらに明確な説明を強調するために誇張されたものあり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在でき、または、その間に第３の層が介在されることもある。
図４は、本発明による平板形キャパシタの断面図であり、図５Ａ、Ｂ、図６Ａ、Ｂは、本発明による平板形キャパシタの製造方法を説明するための各工程別断面図である。
図４を参照して、半導体基板１００上に第１金属配線１０５ａ，１０５ｂが形成されている。第１金属配線１０５ａは、以後、下部電極とコンタクトされる配線であって、一般的な第１金属配線１０５ｂに比べて広い線幅を有し、これら第１金属配線１０５ａ，１０５ｂは、Ａｌ、Ａｌ合金膜、ＷまたはＣｕのような金属膜を利用できる。この時、第１金属配線１０５ａ，１０５ｂとしてＣｕ膜が使われる場合は、公知のダマシーン法によって形成されうる。また、第１金属配線１０５ａ，１０５ｂは、当該図面で第１層に該当されるので付与された名称であるだけで、必ずしも半導体集積回路において第１金属配線に該当されるものではない。第１金属配線１０５ａ，１０５ｂが形成された半導体基板１００上に第１金属配線１０５ａ，１０５ｂとコンタクトされる第１プラグ１１５を含む第１層間絶縁膜１１０が形成される。この時、第１金属配線１０５ａは二つの第１プラグ１１５と各々コンタクトされ、第１金属配線１０５ａとコンタクトされる第１プラグ１１５は所定距離離隔される。
第１層間絶縁膜１１０の上部に第２層間絶縁膜１２０が形成され、第２層間絶縁膜１２０の内部に第１プラグ１１５と各々コンタクトされるように第２層間絶縁膜１２０内に第２金属配線１２５ａ，１２５ｃ及び下部電極１２５ｂが形成される。この時、下部電極１２５ｂの幅は第２金属配線１２５ａ，１２５ｃより相対的に広く、下部電極１２５ｂ及び第２金属配線１２５ａ，１２５ｂの上面は第２層間絶縁膜１２０の表面と一致できる。また、下部電極１２５ｂ及び第２金属配線１２５ａ，１２５ｃは同じ物質よりなり、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、Ａｌ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ物質またはこれらの組み合わせ膜よりなりうる。
第２金属配線１２５ａ，１２５ｃ及び下部電極１２５ｂが形成された第２層間絶縁膜１２０の上部に第３層間絶縁膜１３０が形成されており、第３層間絶縁膜１３０の内部には誘電膜１３６及び誘電膜１３６の表面に沿って凹状よりなる上部電極１４１が順次に形成されて、下部電極１２５ｂと共にキャパシタＣが限定される。上部電極１４１は、前記下部電極１２５ｂと同じ物質または下部電極１２５ｂの物質として言及された他の金属膜よりなりうる。この時、上部電極１４１は、下部電極１２５ｂより大きく形成される。より詳細には、凹状の上部電極１４１の幅（上部電極の底部の長幅及び短幅）は、下部電極１２５ｂの幅（下部電極の長幅及び短幅）より一定値Ｗだけ広く、すなわち、上部電極１４１は下部電極１２５ｂをいかなる方向でも含むように形成される。これにより、下部電極１２５ｂと対応する誘電膜の部分Ａが実質的な誘電膜の役割をする。この時、上部電極１４１の幅は、前記下部電極の幅より５００ないし５０００Å程度広い。
キャパシタを含む第３層間絶縁膜１３０の上部に第４層間絶縁膜１４５が形成されている。この時、第１ないし第４層間絶縁膜１１０，１２０，１３０，１４５は、シリコン酸化膜を含むか、エッチング選択比が同じまたは類似した絶縁膜でありうる。第４層間絶縁膜１４５及び第３層間絶縁膜１３０の内部に第２プラグ１５０ａ，１５０ｂ，１５０ｃが形成されており、第２プラグ１５０ａ，１５０ｂ，１５０ｃの上部各々には第３金属配線１５５ａ，１５５ｂ，１５５ｃが形成されている。この時、第２プラグ１５０ａ及び第３金属配線１５５ａは、下部電極１２５ｂと電気的に連結される第２金属配線１２５ａと連結され、第２プラグ１５０ｂ及び第３金属配線１５５ｂは上部電極１４１と電気的に連結され、第２プラグ１５０ｂは第４層間絶縁膜１４５内に形成される。また、第２プラグ１５０ｃ及び第３金属配線１５５ｃは、個別的に形成された第１金属配線１０５ｂと電気的に連結された第２金属配線１２５ｃと連結される。
このような構成の平板形キャパシタは、上部電極１４１が下部電極１２５ｂより大きく形成されることによって、実質的にキャパシタの誘電膜の役割をする部分は下部電極１２５ｂと対応する部分Ａとなる。これにより、キャパシタＣのエッジ部分に誘電膜１３６の蒸着が円滑でなくても、エッジ部分の誘電膜１３６は実質的なキャパシタの誘電膜部分Ａではないので、ブレークダウンが発生しても、キャパシタの誘電特性に影響を与えない。また、下部電極１２５ｂが上部電極１４１のエッジ部分まで延びないので、ストレス集中による誘電膜１３６の劣化現象も発生しない。
また、たとえ下部電極１２５ｂが上部電極１４１の幅より狭く形成されても、下部電極１２５ｂと連結された第１金属配線１０５ａが第１プラグ１１５、第２金属配線１２５ａ及び第２プラグ１５０ａを通じて上部の第３配線１５５ａに電気的に連結されるので、電気的な問題がない。
以下、前記本発明の平板形キャパシタの製造方法について説明する。
図５Ａに示されたように、半導体基板１００、例えば、半導体回路パターン及び絶縁膜が形成されている半導体基板１００の上部に金属膜を蒸着した後、所定部分パターニングして第１金属配線１０５ａ，１０５ｂを形成する。この時、第１金属配線１０５ａは、以後形成される下部電極を外部配線（第３金属配線）と連結させる役割を果たす。第１金属配線１０５ａ，１０５ｂが形成された半導体基板１００の上部に第１層間絶縁膜１１０を形成する。その後、第１金属配線１０５ａ，１０５ｂが露出されるように第１層間絶縁膜１１０をエッチングして第１ビアホール１１２を形成する。この時、第１金属配線１０５ａは、少なくとも二部分が露出されるように第１ビアホール１１２が形成されることが望ましい。第１層間絶縁膜１１０の上部に導電物を蒸着し、第１層間絶縁膜１１０の表面が露出されるように導電物をエッチバックまたはＣＭＰのような平坦化を進行して、第１プラグ１１５を形成する。
第１層間絶縁膜１１０の上部に第２層間絶縁膜１２０を蒸着する。第２層間絶縁膜１２０は、例えば、予定された下部電極（または第２金属配線）の厚さに形成されることが望ましい。その後、第１プラグ１１５が各々露出されるように第２層間絶縁膜１２０を所定部分エッチングして、第２金属配線予定領域１２３ａ，１２３ｃ及び下部電極予定領域１２３ｂを限定する。第２金属配線予定領域１２３ａ，１２３ｃ及び下部電極予定領域１２３ｂは、それぞれのプラグ１１５の線幅より広く形成され、特に、下部電極予定領域１２３ｂは第２金属配線予定領域１２３ａ，１２３ｃより相対的に広く形成されうる。
次いで、同図面に示すように、第２層間絶縁膜１２０の上部に第２金属配線予定領域１２３ａ，１２３ｃ及び下部電極領域１２３ｂが充填されるように金属膜を蒸着する。金属膜にはＴｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、Ａｌ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ物質またはこれらの組み合わせ膜よりなり、これら金属膜は下部配線または下部回路の影響を最小化するために比較的低温である２５０ないし５００℃の温度範囲で、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）または電気メッキ方式で形成されうる。その後、金属膜をエッチバックまたはＣＭＰによって平坦化して、第２金属配線１２５ａ，１２５ｃ及び下部電極１２５ｂを形成する。
図５Ｂに示されたように、第２金属配線１２５ａ，１２５ｃ及び下部電極１２５ｂが形成された第２層間絶縁膜１２０の上部に第３層間絶縁膜１３０を蒸着する。その後、下部電極１２５ｂ及びその両側の第２層間絶縁膜１２０の部分が露出されるように第３層間絶縁膜１３０をエッチングして、凹状のキャパシタ予定領域１３０ａを形成する。キャパシタ予定領域１３０ａが限定された第３層間絶縁膜１３０の上部に誘電膜１３５及び上部電極用金属膜１４０を順次に積層する。誘電膜１３５にはＳｉＯ２、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ、ＺｒＯ２、ＢＳＴ、ＰＺＴまたはＳＴ膜よりなり、上部電極用金属膜１４０は下部電極１２５ｂと同じ物質または下部電極１２５ｂの物質と言及された金属膜のうち他の金属膜よりなりうる。また、上部電極用金属膜１４０は、下部電極１２５ｂを形成する温度範囲でＣＶＤ、ＰＶＤ、ＡＬＤ及び電気メッキ方式のうち選択される何れか一つで形成されうる。
図６Ａを参照して、上部電極用金属膜１４０及び誘電膜１３５をＣＭＰして、キャパシタ予定領域１３０ａ内に凹状にキャパシタ誘電膜１３５及び上部電極１４１を形成する。これにより、キャパシタＣが限定される。この時、上部電極用金属膜１４０及び誘電膜１３５のＣＭＰ時、上部電極用金属膜１４０の上部にバッファ酸化膜（図示せず）を介在した状態でＣＭＰ工程を使用でき、バッファ酸化膜が使われなくてもキャパシタ予定領域１３０ａの底部に形成される上部電極１４１の部分はＣＭＰの直接的な影響を受けない。この時、下部電極１２５ｂがＣＭＰによって限定されないので、ＣＭＰされた誘電膜１３５の表面にＣＭＰの残滓が残存しても、下部電極１２５ｂと上部電極１４１とのショートが発生しない。また、たとえ誘電膜１３５がＣＭＰ工程によって限定されるが、誘電膜１３５のＣＭＰされる面は実質的にキャパシタの誘電膜の役割をする部分でないので、誘電膜１３５の劣化を防止できる。
次いで、図６Ｂに示されたように、キャパシタＣが形成された第３層間絶縁膜１３０の上部に第４層間絶縁膜１４５を蒸着する。ここで、本実施の形態での第１ないし第４層間絶縁膜１１０，１２０，１３０，１４５は、シリコン酸化膜を含むか、またはエッチング選択比が類似した絶縁膜でありうる。その後、第２金属配線１２５ａ，１２５ｃ及び上部電極１４１が露出されるように第４層間絶縁膜１４５及び第３層間絶縁膜１３０をエッチングして、第２ビアホール１４８ａ，１４８ｂ，１４８ｃを限定する。この時、第２ビアホール１４８ａ，１４８ｂ，１４８ｃ各々は、下部電極１２５ｂと連結される第２金属配線１２５ａ、上部電極１４１及び個別の第１金属配線１０５ｂと連結される第２金属配線１２５ｃを各々露出させる。
その後、図６Ｂには示されていないが、図４に示されたように、第４層間絶縁膜１４５の上部にビアホール１４８ａ，１４８ｂ，１４８ｃが充填されるように金属膜を蒸着した後、これを平坦化して、第２プラグ１５０ａ，１５０ｂ，１５０ｃを形成する。次いで、第４層間絶縁膜１４５の上部に金属膜を蒸着し、それぞれの第２プラグ１５０ａ，１５０ｂ，１５０ｃとコンタクトされるように前記金属膜をパターニングして、金属配線１５５ａ，１５５ｂ，１５５ｃを形成する。
このような本発明は、上部電極１４１と誘電膜１３６とがＣＭＰ方式によって形成されるので、誘電膜１３６の側壁のエッチング副産物の発生が防止され、下部電極１２５ｂを露出させるための誘電膜１３６の過度なエッチングが要求されないので、下部電極１２５ｂの再スパッタリング方式が要求されない。
また、第１及び第２プラグ１１５，１５０ａ，１５０ｂ，１５０ｃを限定するためのビアホール１１２，１４８ａ，１４８ｂ，１４８ｃの形成時、高誘電率を有するキャパシタの誘電膜をエッチングせずに、単一膜または同一系列の層間絶縁膜だけをエッチングすることによって、ビアホール形成工程が単純化される。
また、下部電極１２５ｂ、誘電膜１３６及び上部電極１４１がＣＭＰ工程によって同時に限定されないので、ＣＭＰ工程の残滓物が誘電膜１３６に残留しても下部電極１２５ｂと上部電極１４１とのブリッジを防止できる。また、第３金属配線１５５ｂとコンタクトされる上部電極１４１の底部は、ＣＭＰから直接的な影響を受けないので、上部電極１４１と第３金属配線１５５ｂ間のコンタクト不良の問題を減少させうる。
以上、本発明を望ましい実施の形態を挙げて詳細に説明したが、本発明は前記実施の形態に限定されず、本発明の特許請求の範囲内で、当業者によって多様な変形が可能である。
本発明の平板形キャパシタは、キャパシタの誘電膜の劣化を防止してキャパシタの電気的特性を改善でき、キャパシタの電極とプラグ間のコンタクト特性を改善できる。また、単純な工程によって製作できる。
従来の平板形キャパシタを示す断面図である。 従来の平板形キャパシタを示す断面図である。 従来の平板形キャパシタを示す断面図である。 本発明による平板形キャパシタを示す断面図である。 Ａ、Ｂは、本発明による平板形キャパシタの製造方法を説明するための各工程別断面図である。 Ａ、Ｂは、図５に続く本発明による平板形キャパシタの製造方法を説明するための各工程別断面図である。
符号の説明
１００ 基板、
１０５ａ，１０５ｂ 第１金属配線、
１１０ 第１層間絶縁膜、
１１５ 第１プラグ、
１２０ 第２層間絶縁膜、
１２５ａ，１２５ｂ，１２５ｃ 第２金属配線、
１３０ 第３層間絶縁膜、
１３６ 誘電膜、
１４１ 上部電極、
１４５ 第４層間絶縁膜、
１５０ａ，１５０ｂ，１５０ｃ 第２プラグ、
１５５ａ、１５５ｂ，１５５ｃ 第３金属配線。

Claims (28)

  1. 半導体基板の所定部分に形成される下部配線と、
    前記下部配線と電気的に連結される下部電極と、
    前記下部電極の上部に形成された凹状の誘電膜と、
    前記誘電膜の上部に形成される凹状の上部電極と、
    前記下部配線と電気的に連結される第１上部配線と、
    前記上部電極と連結される第２上部配線と、を含み、
    前記上部電極の底部の幅は、前記下部電極の幅より大きく、
    前記下部電極は、前記上部電極の底部のエッジの間に位置することを特徴とする平板形キャパシタ。
  2. 前記下部電極及び／または上部電極は、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、Ａｌ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ物質及びこれらの組み合わせ膜のうち選択される何れか一つよりなることを特徴とする請求項１に記載の平板形キャパシタ。
  3. 前記誘電膜は、ＳｉＯ ２ 、Ｓｉ ３ Ｎ ４ 、Ｔａ ２ Ｏ ５ 、Ａｌ ２ Ｏ ３ 、ＨｆＯ、ＺｒＯ ２ 、ＢＳＴ、ＰＺＴ及びＳＴ膜のうち選択される何れか一つよりなることを特徴とする請求項１に記載の平板形キャパシタ。
  4. 半導体基板上の所定部分に形成された第１金属配線と、
    前記半導体基板及び第１金属配線の上部に形成される第１層間絶縁膜と、
    前記第１層間絶縁膜の上部に形成される第２層間絶縁膜と、
    前記第１層間絶縁膜の上部に形成され、前記第１金属配線の一側と連結される下部電極と、
    前記第１層間絶縁膜の上部に形成され、前記第１金属配線の他側と連結され、前記下部電極とは離間されている第２金属配線と、
    前記第２層間絶縁膜の上部に形成される第３層間絶縁膜と、
    前記下部電極及び第２層間絶縁膜の上部に形成される凹状の誘電膜と、
    前記凹状の誘電膜の上面に沿って形成される凹状の上部電極と、
    前記凹状の誘電膜、凹状の上部電極及び第３層間絶縁膜の上部に形成される第４層間絶縁膜と、
    前記第４層間絶縁膜の上部に形成される多数の第３金属配線と、を含み、
    前記第３金属配線のうち何れか一つは上部電極と連結され、他の一つは第２金属配線と連結され、
    前記上部電極の底部の幅は、前記下部電極の幅より大きく、
    前記下部電極は、前記上部電極の底部のエッジの間に位置することを特徴とする平板形キャパシタ。
  5. 前記下部電極及び第２金属配線は、同じ物質よりなることを特徴とする請求項４に記載の平板形キャパシタ。
  6. 前記下部電極、第２金属配線及び／または上部電極は、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、Ａｌ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ物質及びこれらの組み合わせ膜のうち選択される何れか一つよりなることを特徴とする請求項５に記載の平板形キャパシタ。
  7. 前記下部電極、第２金属配線及び第２層間絶縁膜は、同じ厚さを有することを特徴とする請求項４に記載の平板形キャパシタ。
  8. 前記誘電膜は、ＳｉＯ ２ 、Ｓｉ ３ Ｎ ４ 、Ｔａ ２ Ｏ ５ 、Ａｌ ２ Ｏ ３ 、ＨｆＯ、ＺｒＯ ２ 、ＢＳＴ、ＰＺＴ及びＳＴ膜のうち選択される何れか一つよりなることを特徴とする請求項４に記載の平板形キャパシタ。
  9. 前記第１ないし第４層間絶縁膜は、同じエッチング選択比を有する絶縁膜であることを特徴とする請求項８に記載の平板形キャパシタ。
  10. 半導体基板の所定部分上に下部配線を形成する段階と、
    前記下部配線と電気的に連結されるように下部電極を形成する段階と、
    前記下部電極の上部に層間絶縁膜を形成する段階と、
    前記下部電極及び下部電極を取り囲む部分が露出されるように層間絶縁膜をエッチングしてエッチング領域を形成する段階と、
    前記層間絶縁膜のエッチング領域内に凹状に誘電膜を形成し、前記誘電膜の上面に上部電極を形成する段階と、
    前記下部配線と電気的に連結されるように第１上部配線及び前記上部電極と連結されるように第２上部配線を同時に形成する段階と、を含み、
    前記上部電極の底部の幅は、前記下部電極の幅より大きく、
    前記下部電極は、前記上部電極の底部のエッジの間に位置することを特徴とする平板形キャパシタの製造方法。
  11. 前記下部配線と電気的に連結されるように下部電極を形成する段階は、
    前記半導体基板及び前記下部配線上に第１絶縁膜を形成する段階と、
    前記第１絶縁膜内に前記下部配線の一側及び他側と各々コンタクトされる少なくとも二つのプラグを形成する段階と、
    前記第１絶縁膜及び少なくとも二つのプラグの上部に第２絶縁膜を形成する段階と、
    前記少なくとも二つのプラグのうち何れか一つとコンタクトされるように第２絶縁膜内に下部電極を形成する段階と、
    前記他の一つのプラグとコンタクトされるように第２絶縁膜内に形成される金属配線を形成する段階と、を含み、
    前記金属配線は、前記第１上部配線と電気的に連結されることを特徴とする請求項１０に記載の平板形キャパシタの製造方法。
  12. 前記第２絶縁膜内に下部電極を形成する段階と前記第２絶縁膜内に金属配線を形成する段階とは、
    前記少なくとも二つのプラグが露出されるまで第２絶縁膜をエッチングし、下部電極が形成される第１領域及び金属配線が形成される第２領域を限定する段階と、
    前記第１及び第２領域が充填されるように第２絶縁膜上に金属膜を蒸着する段階と、
    前記金属膜を第２絶縁膜の表面が露出されるように平坦化させ、前記下部電極及び金属配線を形成する段階と、
    を含むことを特徴とする請求項１１に記載の平板形キャパシタの製造方法。
  13. 前記層間絶縁膜のエッチング領域内に凹状の誘電膜及び凹状の上部電極を形成する段階は、
    前記層間絶縁膜及びエッチング領域の全面の上部に誘電膜を蒸着する段階と、
    前記誘電膜の上面に導電層を蒸着する段階と、
    前記上部電極用導電層及び誘電膜を前記層間絶縁膜の上面が露出されるようにＣＭＰする段階と、
    を含むことを特徴とする請求項１２に記載の平板形キャパシタの製造方法。
  14. 前記導電層を蒸着する段階と、導電層及び誘電膜をＣＭＰする段階間に、前記バッファ酸化膜を形成する段階と、をさらに含み、以後のＣＭＰ段階時に前記バッファ膜が除去されることを特徴とする請求項１３に記載の平板形キャパシタの製造方法。
  15. 前記下部電極、第２金属配線及び／または上部電極は、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、Ａｌ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ物質及びこれらの組み合わせ膜のうち選択される何れか一つよりなることを特徴とする請求項１０に記載の平板形キャパシタの製造方法。
  16. 前記下部電極、第２金属配線及び／または上部電極は、２５０ないし５００℃の温度範囲で蒸着することを特徴とする請求項１５に記載の平板形キャパシタの製造方法。
  17. 前記下部電極、第２金属配線及び／または上部電極は、ＣＶＤ、ＰＶＤ、ＡＬＤ及び電気メッキ方式のうち選択される何れか一つで形成することを特徴とする請求項１６に記載の平板形キャパシタの製造方法。
  18. 前記誘電膜は、ＳｉＯ ２ 、Ｓｉ ３ Ｎ ４ 、Ｔａ ２ Ｏ ５ 、Ａｌ ２ Ｏ ３ 、ＨｆＯ、ＺｒＯ ２ 、ＢＳＴ、ＰＺＴ及びＳＴ膜のうち選択される何れか一つよりなることを特徴とする請求項１０に記載の平板形キャパシタの製造方法。
  19. 半導体基板の所定部分に下部金属配線を形成する段階と、
    前記半導体基板及び下部配線の上部に第１層間絶縁膜を形成する段階と、
    前記下部金属配線とコンタクトされるように第１層間絶縁膜内に第１及び第２プラグを形成する段階と、
    前記第１層間絶縁膜、第１プラグ及び第２プラグの上部に第２層間絶縁膜を形成する段階と、
    前記第２プラグとコンタクトされる中間金属配線と、前記第１プラグとコンタクトされる下部電極とを形成する段階と、
    前記第２層間絶縁膜、下部電極及び中間金属配線の上部に第３層間絶縁膜を形成する段階と、
    前記下部電極及び前記下部電極を取り囲む第２層間絶縁膜が露出されるようにキャパシタ領域を限定する段階と、
    前記キャパシタ領域に凹状に誘電膜を形成し、前記誘電膜の上面に上部電極を形成する段階と、
    前記第３層間絶縁膜及びキャパシタ領域に第４層間絶縁膜を形成する段階と、
    前記中間金属配線とコンタクトされるように第４及び第３層間絶縁膜内に第３プラグを形成し、前記上部電極とコンタクトされるように第４層間絶縁膜内に第４プラグを形成する段階と、
    前記第３プラグとコンタクトされる第１上部金属配線及び前記第４プラグとコンタクトされる第２上部金属配線を形成する段階と、を含み、
    前記上部電極の底部の幅は、前記下部電極の幅より大きく、
    前記下部電極は、前記上部電極の底部のエッジの間に位置することを特徴とする平板形キャパシタの製造方法。
  20. 前記第１層間絶縁膜を形成する段階及び第１及び第２プラグを形成する段階は、
    前記半導体基板上に第１絶縁物質を蒸着する段階と、
    前記第１金属配線の二つの分離された領域が露出されるまで第１層間絶縁膜をエッチングしてビアホールを形成する段階と、
    前記ビアホールが充填されるように前記第１絶縁物質の上部に導電層を蒸着する段階と、
    前記第１絶縁物質が露出されるまで導電層を平坦化する段階と、
    を含むことを特徴とする請求項１９に記載の平板形キャパシタの製造方法。
  21. 前記第２層間絶縁膜を形成する段階、前記下部電極を形成する段階及び前記中間金属配線を形成する段階は、
    前記第１層間絶縁膜及び第１及び第２プラグの上部に絶縁物質を蒸着する段階と、
    前記第１プラグ、第２プラグ、第１プラグを取り囲む領域及び第２プラグを取り囲む領域が露出されるまで絶縁物質をエッチングしてエッチング領域を形成する段階と、
    前記エッチング領域が充填されるように絶縁物質の上部に導電層を蒸着する段階と、
    前記絶縁物質が露出されるように導電層を平坦化する段階と、
    を含むことを特徴とする請求項１９に記載の平板形キャパシタの製造方法。
  22. 前記誘電膜及び上部電極を形成する段階は、
    結果物の上部に誘電膜を蒸着する段階と、
    前記誘電膜の上部に導電層を蒸着する段階と、
    前記導電層及び誘電膜を前記第３層間絶縁膜の表面が露出されるようにＣＭＰする段階と、
    を含むことを特徴とする請求項２１に記載の平板形キャパシタの製造方法。
  23. 前記導電層を蒸着する段階と、導電層及び誘電膜をＣＭＰする段階間に、前記バッファ酸化膜を形成する段階と、をさらに含み、以後ＣＭＰ段階時に前記バッファ膜が除去されることを特徴とする請求項２１に記載の平板形キャパシタの製造方法。
  24. 前記下部電極、第２金属配線及び／または上部電極は、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、Ａｌ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ物質及びこれらの組み合わせ膜のうち選択される何れか一つよりなることを特徴とする請求項２１に記載の平板形キャパシタの製造方法。
  25. 前記下部電極、第２金属配線及び／または上部電極は、２５０ないし５００℃の温度範囲で蒸着することを特徴とする請求項２４に記載の平板形キャパシタの製造方法。
  26. 前記下部電極、第２金属配線及び／または上部電極はＣＶＤ、ＰＶＤ、ＡＬＤ及び電気メッキ方式のうち選択される何れか一つで形成することを特徴とする請求項２５に記載の平板形キャパシタの製造方法。
  27. 前記誘電膜は、ＳｉＯ ２ 、Ｓｉ ３ Ｎ ４ 、Ｔａ ２ Ｏ ５ 、Ａｌ ２ Ｏ ３ 、ＨｆＯ、ＺｒＯ ２ 、ＢＳＴ、ＰＺＴ及びＳＴ膜のうち選択される何れか一つよりなることを特徴とする請求項１９に記載の平板形キャパシタの製造方法。
  28. 前記第１ないし第４層間絶縁膜は、同じエッチング選択比を有する絶縁膜であることを特徴とする請求項１９に記載の平板形キャパシタの製造方法。
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