JP2004311941A - 集積回路用の平板形キャパシタ及びその製造方法 - Google Patents

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Abstract

【課題】 集積回路用平板形キャパシタ及びその製造方法を提供する。

【解決手段】 半導体基板(100)の所定部分に形成される下部配線(105a)、前記下部配線と電気的に連結され、下部配線上に形成される下部電極(125b)、前記下部電極の上部に両エッジを有する凹状よりなる誘電膜(136)、前記誘電膜表面に凹状よりなる上部電極(141)、前記下部配線と電気的に連結される第1上部配線、及び前記上部電極と連結される第2上部配線を含み、前記凹状の上部電極が下部電極より大きく形成される。
【選択図】 図4

Description

本発明は集積回路用の平板形キャパシタ及びその製造方法に係り、より具体的にはキャパシタ誘電膜の劣化を防止し、キャパシタの特性を改善できる集積回路用の平板形キャパシタ及びその製造方法に関する。

半導体メモリ素子だけでなくアナログ素子、すなわち、RF(Radio Frequency)素子、混合信号素子、及びシステムドライバ素子もキャパシタがなければならない成分のうち一つである。

このような集積回路用キャパシタは、多様な形に形成されるが、一般的には誘電膜によって分離された平行した薄膜の導電層よりなり、これを薄膜平板形キャパシタと称している。

図1は、一般的な集積回路用の平板形キャパシタを示す断面図であって、同図面を参照して平板形キャパシタを説明すれば、半導体基板10の上部に第1金属膜を蒸着する。半導体基板10は、トランジスタ、IC素子及び金属配線が形成されているシリコン基板であり、前記第1金属膜は図面上最初に蒸着されているので、第1金属膜と称しており、半導体素子全体では第2または第3金属膜となることもできる。第1金属膜の所定部分をパターニングして、下部電極12a及び第1金属配線12bを形成する。第1金属配線12bも当該図面上最初に見られる配線であるので、第1金属配線12bと称しており、第2または第3金属配線となりうる。

その後、半導体基板10の結果物の上部に誘電膜14及び上部電極用金属膜を順次に蒸着した後、上部電極用金属膜及び誘電膜14を下部電極12aの所定部分が露出されるようにエッチングする。この時、下部電極12aの所定部分が誘電膜14の残留なしに露出されるように、誘電膜14をエッチングする。また、下部電極12aの所定部分を露出させるのは、以後下部電極12aを上部金属配線と電気的に連結させるためである。次いで、結果物の上部に層間絶縁膜18を形成した後、下部電極12a、第1金属配線12b及び上部電極16が露出されるように層間絶縁膜18をエッチングしてビアホール(図示せず)を形成する。

ビアホール内に導電物を充電させてプラグ20を形成し、プラグ20各々とコンタクトされるように第2金属配線22a,22b,22cを形成する。ここで、第2金属配線22aは、下部電極12aに電気的信号を供給し、第2金属配線22bは上部電極16に電気的信号を供給し、第2金属配線22cは第1金属配線12bに電気的信号を供給する。

しかし、前記平板形キャパシタは、誘電膜14がエッチングされる過程で、誘電膜14の側壁にエッチング副産物が吸着されうる。このように、誘電膜14の側壁にエッチング副産物が吸着されれば、誘電膜の電気的特性が低下する。

また、誘電膜14のエッチングによって下部電極12aが露出される場合、下部電極12aが一部エッチングされ、エッチングされた下部電極12aの残滓が誘電膜14の側壁に再スパッタリングされうる。図1で点線形態の矢印は、下部電極12aの再スパッタリング経路を示す。

このように誘電膜14及び下部電極12aの残滓が誘電膜14の側壁に付着または再スパッタリングされることは、後続の洗浄工程である程度除去されるが、十分にエッチング残滓物を除去するのは難しく、工程数を増やすという問題がある。

このため従来の他の方法では、図2に示されたように、誘電膜14を下部電極12aと同時にエッチングし、誘電膜14の上部に上部電極16だけを個別的にエッチングしている。その後、層間絶縁膜18及び誘電膜14を同時にエッチングしてビアホールを形成する。このような技術は、特許文献1(図1Aないし図1G)に開示されている。

前記のような技術は、上部電極16と誘電膜14とを同時にエッチングしないので、誘電膜14の側壁へのエッチング副産物の発生を減少させ、誘電膜14を過度にエッチングする必要がないので、下部電極12aの再スパッタリング現象を防止できるという長所がある。しかし、ビアホールの形成時、層間絶縁膜18及び高誘電率を有する誘電膜14を同時にエッチングしなければならないので、層間絶縁膜18及び誘電膜14を各々エッチングしなければならないという面倒さがある。

前述した従来の問題点を解決するための従来のさらに他の方法には、図3に示されたように、半導体基板10の上部に第1層間絶縁膜52を蒸着し、第1層間絶縁膜52の内部の所定部分に第1金属配線54,56を形成する。第1金属配線54,56は、公知のダマシーン方式で形成されうる。この時、第1金属配線54は、以後形成される下部電極とコンタクトされるように比較的広い線幅に形成される。第1金属配線54,56を含む第1層間絶縁膜52の上部に第2層間絶縁膜58を蒸着した後、第1金属配線54,56が各々露出されるように第2層間絶縁膜58を所定部分エッチングして凹状のキャパシタ領域(図示せず)及びビアホール(図示せず)を限定する。

その後、キャパシタ領域内に下部電極用の導電層及び誘電膜66を順次に蒸着し、これらをCMP(Chemical Mechanical Polishing)して、凹状のキャパシタ領域に下部電極62及び誘電膜66を形成する。それと同時に、ビアホール内に第1プラグ64を形成する。誘電膜66及び第2層間絶縁膜58の上部に上部電極用の導電層を前記キャパシタ領域が充填されるように蒸着した後、上部電極用の導電層をCMPして上部電極68を形成して、凹状のキャパシタを限定する。その後、半導体基板の結果物の上部に第3層間絶縁膜72を形成し、下部電極62から延びたパッド63、上部電極68及び第1プラグ64と露出されるように第3層間絶縁膜72をエッチングしてビアホールを形成する。その後、第3層間絶縁膜72内のビアホールの内部に第2プラグ74,76,78を公知の方式で形成する。このような技術は特許文献2(図13参照)に開示されている。

前記特許文献2は、上部電極をCMP方式によって形成するので、誘電膜66の側壁にエッチング副産物が吸着される恐れがなく、誘電膜を過度にエッチングしなくてもよいので、下部電極62の再スパッタリング現象が発生しない。また、ビアホールの形成時、誘電膜66と層間絶縁膜58または72とを同時にエッチングしなくてもよいので、ビアホール工程が単純化される。

しかし、前記技術は下部電極62から延びたパッド63、誘電膜66及び上部電極68が全てCMP方式によって形成されるので、CMPの残滓が誘電膜66の表面に残留する場合、下部電極62と上部電極68間にブリッジを誘発する。また、下部電極パッド63、誘電膜66及び上部電極68の表面に物理的な力が印加されることでスクラッチが発生したり、研磨剤から腐食のような化学的な問題が発生したりする。これにより、下部電極パッド63及び上部電極68と第2プラグ76間のコンタクト時、コンタクト不良が誘発されうる。また、実質的に誘電膜68として使われる部分がCMPによってスクラッチされて、誘電膜68の特性が劣化する。

また、前記特許文献2の凹状のキャパシタは、両側のエッジに当たる部分Xにストレスが集中して、下部電極62及び上部電極66に電圧印加時、前記エッジ部分Xに当たる誘電膜66で容易にブレークダウンが発生するので、キャパシタの電気的特性が劣化する。このような現象は、凹状のキャパシタ構造にも起因できるが、キャパシタ領域のエッジ部分に誘電膜66が定常的に蒸着されなくて発生することもある。これにより、特許文献2もコンタクト不良及び誘電膜の劣化という問題を解決し難い。
米国特許6,492,223号公報(金森による) 米国特許5,708,559号公報(Brabazonによる)

本発明が解決しようとする技術的課題は、キャパシタの誘電膜の劣化を防止し、キャパシタの電気的特性を改善できる平板形キャパシタを提供することである。

本発明が解決しようとする他の技術的課題は、キャパシタの電極とプラグ間のコンタクト特性を改善できる平板形キャパシタの製造方法を提供することである。

また、本発明が解決しようとするさらに他の技術的課題は、工程を単純化できる平板形キャパシタの製造方法を提供することである。

前記本発明の技術的課題を達成するための本発明の一見地による平板形キャパシタは、半導体基板の所定部分に形成される下部配線、前記下部配線と電気的に連結される下部電極、前記下部電極の上部に形成された凹状の誘電膜、前記下部電極より大きく、前記誘電膜の上部に形成される凹状の上部電極、前記下部配線と電気的に連結される第1上部配線、及び前記上部電極と連結される第2上部配線を含む。

また、本発明の他の実施の形態による平板形キャパシタは、半導体基板上の所定部分に形成された第1金属配線、前記半導体基板及び第1金属配線の上部に形成される第1層間絶縁膜、前記第1層間絶縁膜の上部に形成される第2層間絶縁膜、前記第1層間絶縁膜の上部に形成され、前記第1金属配線の一側と連結される下部電極、前記第1層間絶縁膜の上部に形成され、前記下部電極と電気的に絶縁される第2金属配線、前記第2層間絶縁膜の上部に形成される第3層間絶縁膜、前記下部電極及び第2層間絶縁膜の上部に形成される凹状の誘電膜、前記凹状の誘電膜の上面に沿って形成され、前記下部電極より大きい形状を有する凹状の上部電極、前記凹状の誘電膜、凹状の上部電極及び第3層間絶縁膜の上部に形成される第4層間絶縁膜、及び前記第4層間絶縁膜の上部に形成される多数の第3金属配線を含み、前記第3金属配線のうち何れか一つは上部電極と連結され、他の一つは第2金属配線と連結される。

また、本発明による平板形キャパシタの製造方法は、半導体基板の所定部分上に下部配線を形成する段階、前記下部配線と電気的に連結されるように下部電極を形成する段階、前記下部電極の上部に層間絶縁膜を形成する段階、前記下部電極及び下部電極を取り囲む部分が露出されるように層間絶縁膜をエッチングしてエッチング領域を形成する段階、前記層間絶縁膜のエッチング領域内に凹状に誘電膜及び上部電極を形成する段階、及び前記下部配線と電気的に連結されるように第1上部配線及び前記上部電極と連結されるように第2上部配線を同時に形成する段階を含み、前記上部電極は前記下部電極より大きく形成することが望ましい。

また、本発明のさらに他の実施の形態による平板形キャパシタの製造方法は、半導体基板の所定部分に下部金属配線を形成する段階、前記半導体基板及び下部配線の上部に第1層間絶縁膜を形成する段階、前記下部金属配線とコンタクトされるように第1層間絶縁膜内に第1及び第2プラグを形成する段階、前記第1層間絶縁膜、第1プラグ及び第2プラグの上部に第2層間絶縁膜を形成する段階、前記第1プラグと前記第2プラグとコンタクトされる中間金属配線とコンタクトされるように下部電極を形成する段階、前記第2層間絶縁膜、下部電極及び中間金属配線の上部に第3層間絶縁膜を形成する段階、前記下部電極及び前記下部電極を取り囲む第2層間絶縁膜が露出されるようにキャパシタ領域を限定する段階、前記下部電極より大きくなるように前記キャパシタ領域に誘電膜及び上部電極を形成する段階、前記第3層間絶縁膜及びキャパシタ領域に第4層間絶縁膜を形成する段階、前記中間金属配線とコンタクトされるように第4及び第3層間絶縁膜内に第3プラグを形成し、前記上部電極とコンタクトされるように第4層間絶縁膜内に第4プラグを形成する段階、及び前記第3プラグとコンタクトされる第1上部金属配線及び前記第4プラグとコンタクトされる第2上部金属配線を形成する段階を含む。

本発明によれば、下部電極を平面に形成し、上部電極及び誘電膜は凹状に形成するが、下部電極の幅を上部電極の底部の幅より狭く形成する。これにより、実質的なキャパシタの誘電膜として作用する部分がキャパシタのエッジ部分に該当されずに下部電極と対応する部分となるので、エッジ部分に誘電膜の劣化が発生してもキャパシタの特性に影響を与えない。

また、誘電膜及び上部電極がCMP方式によって限定されるので、誘電膜の側壁のエッチング副産物の吸着及び下部電極物質の再スパッタリング現象が発生しない。さらに、誘電膜が第1及び第2金属配線が形成された部分まで延びないので、ビアホールの形成時、誘電膜をエッチングする必要がなく、ビアホールエッチング工程が容易になる。

また、CMP残滓物による下部電極と上部電極とのショートを防止でき、コンタクト抵抗を改善できる。

以下、添付した図面に基づいて本発明の望ましい実施の形態を説明する。しかし、本発明の実施の形態は多様な形態に変形でき、本発明の範囲が後述する実施の形態によって限定されると解釈されてはならない。本発明の実施の形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状は、さらに明確な説明を強調するために誇張されたものあり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在でき、または、その間に第3の層が介在されることもある。

図4は、本発明による平板形キャパシタの断面図であり、図5A、B、図6A、Bは、本発明による平板形キャパシタの製造方法を説明するための各工程別断面図である。

図4を参照して、半導体基板100上に第1金属配線105a,105bが形成されている。第1金属配線105aは、以後、下部電極とコンタクトされる配線であって、一般的な第1金属配線105bに比べて広い線幅を有し、これら第1金属配線105a,105bは、Al、Al合金膜、WまたはCuのような金属膜を利用できる。この時、第1金属配線105a,105bとしてCu膜が使われる場合は、公知のダマシーン法によって形成されうる。また、第1金属配線105a,105bは、当該図面で第1層に該当されるので付与された名称であるだけで、必ずしも半導体集積回路において第1金属配線に該当されるものではない。第1金属配線105a,105bが形成された半導体基板100上に第1金属配線105a,105bとコンタクトされる第1プラグ115を含む第1層間絶縁膜110が形成される。この時、第1金属配線105aは二つの第1プラグ115と各々コンタクトされ、第1金属配線105aとコンタクトされる第1プラグ115は所定距離離隔される。

第1層間絶縁膜110の上部に第2層間絶縁膜120が形成され、第2層間絶縁膜120の内部に第1プラグ115と各々コンタクトされるように第2層間絶縁膜120内に第2金属配線125a,125c及び下部電極125bが形成される。この時、下部電極125bの幅は第2金属配線125a,125bより相対的に広く、下部電極125b及び第2金属配線125a,125bの上面は第2層間絶縁膜120の表面と一致できる。また、下部電極125b及び第2金属配線125a,125cは同じ物質よりなり、Ti、Ta、W、TiN、TaN、Al、Cu、Ru、Pt、Ir物質またはこれらの組み合わせ膜よりなりうる。

第2金属配線125a,125c及び下部電極125bが形成された第2層間絶縁膜120の上部に第3層間絶縁膜130が形成されており、第3層間絶縁膜130の内部には誘電膜136及び誘電膜136の表面に沿って凹状よりなる上部電極141が順次に形成されて、下部電極125bと共にキャパシタCが限定される。上部電極141は、前記下部電極125bと同じ物質または下部電極125bの物質として言及された他の金属膜よりなりうる。この時、上部電極141は、下部電極125bより大きく形成される。より詳細には、凹状の上部電極141の幅(上部電極の底部の長幅及び短幅)は、下部電極125bの幅(下部電極の長幅及び短幅)より一定値Wだけ広く、すなわち、上部電極141は下部電極125bをいかなる方向でも含むように形成される。これにより、下部電極125bと対応する誘電膜の部分Aが実質的な誘電膜の役割をする。この時、上部電極141の幅は、前記下部電極の幅より500ないし5000Å程度広い。

キャパシタを含む第3層間絶縁膜130の上部に第4層間絶縁膜145が形成されている。この時、第1ないし第4層間絶縁膜110,120,130,145は、シリコン酸化膜を含むか、エッチング選択比が同じまたは類似した絶縁膜でありうる。第4層間絶縁膜145及び第3層間絶縁膜130の内部に第2プラグ150a,150b,150cが形成されており、第2プラグ150a,150b,150cの上部各々には第3金属配線155a,155b,155cが形成されている。この時、第2プラグ150a及び第3金属配線155aは、下部電極125bと電気的に連結される第2金属配線125aと連結され、第2プラグ150b及び第3金属配線155bは上部電極141と電気的に連結され、第2プラグ150bは第4層間絶縁膜145内に形成される。また、第2プラグ150c及び第3金属配線155cは、個別的に形成された第1金属配線105bと電気的に連結された第2金属配線125cと連結される。

このような構成の平板形キャパシタは、上部電極141が下部電極125bより大きく形成されることによって、実質的にキャパシタの誘電膜の役割をする部分は下部電極125bと対応する部分Aとなる。これにより、キャパシタCのエッジ部分に誘電膜136の蒸着が円滑でなくても、エッジ部分の誘電膜136は実質的なキャパシタの誘電膜部分Aではないので、ブレークダウンが発生しても、キャパシタの誘電特性に影響を与えない。また、下部電極125bが上部電極141のエッジ部分まで延びないので、ストレス集中による誘電膜136の劣化現象も発生しない。

また、たとえ下部電極125bが上部電極141の幅より狭く形成されても、下部電極125bと連結された第1金属配線105aが第1プラグ115、第2金属配線125a及び第2プラグ150aを通じて上部の第3配線155aに電気的に連結されるので、電気的な問題がない。

以下、前記本発明の平板形キャパシタの製造方法について説明する。

図5Aに示されたように、半導体基板100、例えば、半導体回路パターン及び絶縁膜が形成されている半導体基板100の上部に金属膜を蒸着した後、所定部分パターニングして第1金属配線105a,105bを形成する。この時、第1金属配線105aは、以後形成される下部電極を外部配線(第3金属配線)と連結させる役割を果たす。第1金属配線105a,105bが形成された半導体基板100の上部に第1層間絶縁膜110を形成する。その後、第1金属配線105a,105bが露出されるように第1層間絶縁膜110をエッチングして第1ビアホール112を形成する。この時、第1金属配線105aは、少なくとも二部分が露出されるように第1ビアホール112が形成されることが望ましい。第1層間絶縁膜110の上部に導電物を蒸着し、第1層間絶縁膜110の表面が露出されるように導電物をエッチバックまたはCMPのような平坦化を進行して、第1プラグ115を形成する。

第1層間絶縁膜110の上部に第2層間絶縁膜120を蒸着する。第2層間絶縁膜120は、例えば、予定された下部電極(または第2金属配線)の厚さに形成されることが望ましい。その後、第1プラグ115が各々露出されるように第2層間絶縁膜120を所定部分エッチングして、第2金属配線予定領域123a,123c及び下部電極予定領域123bを限定する。第2金属配線予定領域123a,123c及び下部電極予定領域123bは、それぞれのプラグ115の線幅より広く形成され、特に、下部電極予定領域123bは第2金属配線予定領域123a,123cより相対的に広く形成されうる。

次いで、同図面に示すように、第2層間絶縁膜120の上部に第2金属配線予定領域123a,123c及び下部電極領域123bが充填されるように金属膜を蒸着する。金属膜にはTi、Ta、W、TiN、TaN、Al、Cu、Ru、Pt、Ir物質またはこれらの組み合わせ膜よりなり、これら金属膜は下部配線または下部回路の影響を最小化するために比較的低温である250ないし500℃の温度範囲で、CVD(ChemicalVapor Deposition)、PVD(Physical Vapor Deposition)、ALD(Atomic Layer Deposition)または電気メッキ方式で形成されうる。その後、金属膜をエッチバックまたはCMPによって平坦化して、第2金属配線125a,125c及び下部電極125bを形成する。

図5Bに示されたように、第2金属配線125a,125c及び下部電極125bが形成された第2層間絶縁膜120の上部に第3層間絶縁膜130を蒸着する。その後、下部電極125b及びその両側の第2層間絶縁膜120の部分が露出されるように第3層間絶縁膜130をエッチングして、凹状のキャパシタ予定領域130aを形成する。キャパシタ予定領域130aが限定された第3層間絶縁膜130の上部に誘電膜135及び上部電極用金属膜140を順次に積層する。誘電膜135にはSiO、Si、Ta、Al、HfO、ZrO、BST、PZTまたはST膜よりなり、上部電極用金属膜140は下部電極125bと同じ物質または下部電極125bの物質と言及された金属膜のうち他の金属膜よりなりうる。また、上部電極用金属膜140は、下部電極125bを形成する温度範囲でCVD、PVD、ALD及び電気メッキ方式のうち選択される何れか一つで形成されうる。

図6Aを参照して、上部電極用金属膜140及び誘電膜135をCMPして、キャパシタ予定領域130a内に凹状にキャパシタ誘電膜135及び上部電極141を形成する。これにより、キャパシタCが限定される。この時、上部電極用金属膜140及び誘電膜135のCMP時、上部電極用金属膜140の上部にバッファ酸化膜(図示せず)を介在した状態でCMP工程を使用でき、バッファ酸化膜が使われなくてもキャパシタ予定領域130aの底部に形成される上部電極141の部分はCMPの直接的な影響を受けない。この時、下部電極125bがCMPによって限定されないので、CMPされた誘電膜135の表面にCMPの残滓が残存しても、下部電極125bと上部電極141とのショートが発生しない。また、たとえ誘電膜135がCMP工程によって限定されるが、誘電膜135のCMPされる面は実質的にキャパシタの誘電膜の役割をする部分でないので、誘電膜135の劣化を防止できる。

次いで、図6Bに示されたように、キャパシタCが形成された第3層間絶縁膜130の上部に第4層間絶縁膜145を蒸着する。ここで、本実施の形態での第1ないし第4層間絶縁膜110,120,130,145は、シリコン酸化膜を含むか、またはエッチング選択比が類似した絶縁膜でありうる。その後、第2金属配線125a,125c及び上部電極141が露出されるように第4層間絶縁膜145及び第3層間絶縁膜130をエッチングして、第2ビアホール148a,148b,148cを限定する。この時、第2ビアホール148a,148b,148c各々は、下部電極125bと連結される第2金属配線125a、上部電極141及び個別の第1金属配線105bと連結される第2金属配線125cを各々露出させる。

その後、図6Bには示されていないが、図4に示されたように、第4層間絶縁膜145の上部にビアホール148a,148b,148cが充填されるように金属膜を蒸着した後、これを平坦化して、第2プラグ150a,150b,150cを形成する。次いで、第4層間絶縁膜145の上部に金属膜を蒸着し、それぞれの第2プラグ150a,150b,150cとコンタクトされるように前記金属膜をパターニングして、金属配線155a,155b,155cを形成する。

このような本発明は、上部電極141と誘電膜136とがCMP方式によって形成されるので、誘電膜136の側壁のエッチング副産物の発生が防止され、下部電極125bを露出させるための誘電膜136の過度なエッチングが要求されないので、下部電極125bの再スパッタリング方式が要求されない。

また、第1及び第2プラグ115,150a,150b,150cを限定するためのビアホール112,148a,148b,148cの形成時、高誘電率を有するキャパシタの誘電膜をエッチングせずに、単一膜または同一系列の層間絶縁膜だけをエッチングすることによって、ビアホール形成工程が単純化される。

また、下部電極125b、誘電膜136及び上部電極141がCMP工程によって同時に限定されないので、CMP工程の残滓物が誘電膜136に残留しても下部電極125bと上部電極141とのブリッジを防止できる。また、第3金属配線155bとコンタクトされる上部電極141の底部は、CMPから直接的な影響を受けないので、上部電極141と第3金属配線155b間のコンタクト不良の問題を減少させうる。

以上、本発明を望ましい実施の形態を挙げて詳細に説明したが、本発明は前記実施の形態に限定されず、本発明の特許請求の範囲内で、当業者によって多様な変形が可能である。

本発明の平板形キャパシタは、キャパシタの誘電膜の劣化を防止してキャパシタの電気的特性を改善でき、キャパシタの電極とプラグ間のコンタクト特性を改善できる。また、単純な工程によって製作できる。

従来の平板形キャパシタを示す断面図である。 従来の平板形キャパシタを示す断面図である。 従来の平板形キャパシタを示す断面図である。 本発明による平板形キャパシタを示す断面図である。 A、Bは、本発明による平板形キャパシタの製造方法を説明するための各工程別断面図である。 A、Bは、図5に続く本発明による平板形キャパシタの製造方法を説明するための各工程別断面図である。

符号の説明

100 基板、
105a,105b 第1金属配線、
110 第1層間絶縁膜、
115 第1プラグ、
120 第2層間絶縁膜、
125a,125b,125c 第2金属配線、
130 第3層間絶縁膜、
136 誘電膜、
141 上部電極、
145 第4層間絶縁膜、
150a,150b,150c 第2プラグ、
155a、155b,155c 第3金属配線。

Claims (30)

  1. 半導体基板の所定部分に形成される下部配線と、
    前記下部配線と電気的に連結される下部電極と、
    前記下部電極の上部に形成された凹状の誘電膜と、
    前記下部電極より大きく、前記誘電膜の上部に形成される凹状の上部電極と、
    前記下部配線と電気的に連結される第1上部配線と、
    前記上部電極と連結される第2上部配線と、を含むことを特徴とする平板形キャパシタ。
  2. 前記下部電極は、前記凹状の上部電極のエッジの間に位置することを特徴とする請求項1に記載の平板形キャパシタ。
  3. 前記下部電極及び/または上部電極Ti、Ta、W、TiN、TaN、Al、Cu、Ru、Pt、Ir物質及びこれらの組み合わせ膜のうち選択される何れか一つよりなることを特徴とする請求項1に記載の平板形キャパシタ。
  4. 前記誘電膜は、SiO、Si、Ta、Al、HfO、ZrO、BST、PZT及びST膜のうち選択される何れか一つよりなることを特徴とする請求項1に記載の平板形キャパシタ。
  5. 半導体基板上の所定部分に形成された第1金属配線と、
    前記半導体基板及び第1金属配線の上部に形成される第1層間絶縁膜と、
    前記第1層間絶縁膜の上部に形成される第2層間絶縁膜と、
    前記第1層間絶縁膜の上部に形成され、前記第1金属配線の一側と連結される下部電極と、
    前記第1層間絶縁膜の上部に形成され、前記下部電極と電気的に絶縁される第2金属配線と、
    前記第2層間絶縁膜の上部に形成される第3層間絶縁膜と、
    前記下部電極及び第2層間絶縁膜の上部に形成される凹状の誘電膜と、
    前記凹状の誘電膜の上面に沿って形成され、前記下部電極より大きい形状を有する凹状の上部電極と、
    前記凹状の誘電膜、凹状の上部電極及び第3層間絶縁膜の上部に形成される第4層間絶縁膜と、
    前記第4層間絶縁膜の上部に形成される多数の第3金属配線と、を含み、
    前記第3金属配線のうち何れか一つは上部電極と連結され、他の一つは第2金属配線と連結されることを特徴とする平板形キャパシタ。
  6. 前記下部電極は、前記凹状の上部電極のエッジの間に位置することを特徴とする請求項5に記載の平板形キャパシタ。
  7. 前記下部電極及び第2金属配線は、同じ物質よりなることを特徴とする請求項5に記載の平板形キャパシタ。
  8. 前記下部電極、第2金属配線及び/または上部電極Ti、Ta、W、TiN、TaN、Al、Cu、Ru、Pt、Ir物質及びこれらの組み合わせ膜のうち選択される何れか一つよりなることを特徴とする請求項7に記載の平板形キャパシタ。
  9. 前記下部電極、第2金属配線及び第2層間絶縁膜は、同じ厚さを有することを特徴とする請求項5に記載の平板形キャパシタ。
  10. 前記誘電膜は、SiO、Si、Ta、Al、HfO、ZrO、BST、PZT及びST膜のうち選択される何れか一つよりなることを特徴とする請求項5に記載の平板形キャパシタ。
  11. 前記第1ないし第4層間絶縁膜は、同じエッチング選択比を有する絶縁膜であることを特徴とする請求項10に記載の平板形キャパシタ。
  12. 半導体基板の所定部分上に下部配線を形成する段階と、
    前記下部配線と電気的に連結されるように下部電極を形成する段階と、
    前記下部電極の上部に層間絶縁膜を形成する段階と、
    前記下部電極及び下部電極を取り囲む部分が露出されるように層間絶縁膜をエッチングしてエッチング領域を形成する段階と、
    前記層間絶縁膜のエッチング領域内に凹状に誘電膜及び上部電極を形成する段階と、
    前記下部配線と電気的に連結されるように第1上部配線及び前記上部電極と連結されるように第2上部配線を同時に形成する段階と、を含み、
    前記上部電極は、前記下部電極より大きいことを特徴とする平板形キャパシタの製造方法。
  13. 前記下部配線と電気的に連結されるように下部電極を形成する段階は、
    前記半導体基板及び前記下部配線上に第1絶縁膜を形成する段階と、
    前記第1絶縁膜内に前記下部配線の一側及び他側と各々コンタクトされる少なくとも二つのプラグを形成する段階と、
    前記第1絶縁膜及び少なくとも二つのプラグの上部に第2絶縁膜を形成する段階と、
    前記少なくとも二つのプラグのうち何れか一つとコンタクトされるように第2絶縁膜内に下部電極を形成する段階と、
    前記他の一つのプラグとコンタクトされるように第2絶縁膜内に形成される金属配線を形成する段階と、を含み、
    前記金属配線は、前記第2上部配線と電気的に連結されることを特徴とする請求項12に記載の平板形キャパシタの製造方法。
  14. 前記第2絶縁膜内に下部電極を形成する段階と前記第2絶縁膜内に金属配線を形成する段階とは、
    前記少なくとも二つのプラグが露出されるまで第2絶縁膜をエッチングし、下部電極が形成される第1領域及び金属配線が形成される第2領域を限定する段階と、
    前記第1及び第2領域が充填されるように第2絶縁膜上に金属膜を蒸着する段階と、
    前記金属膜を第2絶縁膜の表面が露出されるように平坦化させ、前記下部電極及び金属配線を形成する段階と、を含むことを特徴とする請求項13に記載の平板形キャパシタの製造方法。
  15. 前記層間絶縁膜のエッチング領域内に凹状の誘電膜及び凹状の上部電極を形成する段階は、
    前記層間絶縁膜及びエッチング領域の全面の上部に誘電膜を蒸着する段階と、
    前記誘電膜の上面に導電層を蒸着する段階と、
    前記上部電極用導電層及び誘電膜を前記層間絶縁膜の上面が露出されるようにCMPする段階と、を含むことを特徴とする請求項12に記載の平板形キャパシタの製造方法。
  16. 前記導電層を蒸着する段階と、導電層及び誘電膜をCMPする段階間に、前記バッファ酸化膜を形成する段階と、をさらに含み、以後のCMP段階時に前記バッファ膜が除去されることを特徴とする請求項15に記載の平板形キャパシタの製造方法。
  17. 前記下部電極、第2金属配線及び/または上部電極は、Ti、Ta、W、TiN、TaN、Al、Cu、Ru、Pt、Ir物質及びこれらの組み合わせ膜のうち選択される何れか一つよりなることを特徴とする請求項12に記載の平板形キャパシタの製造方法。
  18. 前記下部電極、第2金属配線及び/または上部電極は、250ないし500℃の温度範囲で蒸着することを特徴とする請求項17に記載の平板形キャパシタの製造方法。
  19. 前記下部電極、第2金属配線及び/または上部電極は、CVD、PVD、ALD及び電気メッキ方式のうち選択される何れか一つで形成することを特徴とする請求項18に記載の平板形キャパシタの製造方法。
  20. 前記誘電膜は、SiO、Si、Ta、Al、HfO、ZrO、BST、PZT及びST膜のうち選択される何れか一つよりなることを特徴とする請求項12に記載の平板形キャパシタの製造方法。
  21. 半導体基板の所定部分に下部金属配線を形成する段階と、
    前記半導体基板及び下部配線の上部に第1層間絶縁膜を形成する段階と、
    前記下部金属配線とコンタクトされるように第1層間絶縁膜内に第1及び第2プラグを形成する段階と、
    前記第1層間絶縁膜、第1プラグ及び第2プラグの上部に第2層間絶縁膜を形成する段階と、
    前記第1プラグ及び前記第2プラグとコンタクトされる中間金属配線とコンタクトされるように下部電極を形成する段階と、
    前記第2層間絶縁膜、下部電極及び中間金属配線の上部に第3層間絶縁膜を形成する段階と、
    前記下部電極及び前記下部電極を取り囲む第2層間絶縁膜が露出されるようにキャパシタ領域を限定する段階と、
    前記下部電極より大きくなるように前記キャパシタ領域に誘電膜及び上部電極を形成する段階と、
    前記第3層間絶縁膜及びキャパシタ領域に第4層間絶縁膜を形成する段階と、
    前記中間金属配線とコンタクトされるように第4及び第3層間絶縁膜内に第3プラグを形成し、前記上部電極とコンタクトされるように第4層間絶縁膜内に第4プラグを形成する段階と、
    前記第3プラグとコンタクトされる第1上部金属配線及び前記第4プラグとコンタクトされる第2上部金属配線を形成する段階と、を含むことを特徴とする平板形キャパシタの製造方法。
  22. 前記第1層間絶縁膜を形成する段階及び第1及び第2プラグを形成する段階は、
    前記半導体基板上に第1絶縁物質を蒸着する段階と、
    前記第1金属配線の二つの分離された領域が露出されるまで第1層間絶縁膜をエッチングしてビアホールを形成する段階と、
    前記ビアホールが充填されるように前記第1絶縁物質の上部に導電層を蒸着する段階と、
    前記第1絶縁物質が露出されるまで導電層を平坦化する段階と、を含むことを特徴とする請求項21に記載の平板形キャパシタの製造方法。
  23. 前記第2層間絶縁膜を形成する段階、前記下部電極を形成する段階及び前記中間金属配線を形成する段階は、
    前記第1層間絶縁膜及び第1及び第2プラグの上部に絶縁物質を蒸着する段階と、
    前記第1プラグ、第2プラグ、第1プラグを取り囲む領域及び第2プラグを取り囲む領域が露出されるまで絶縁物質をエッチングしてエッチング領域を形成する段階と、
    前記エッチング領域が充填されるように絶縁物質の上部に導電層を蒸着する段階と、
    前記絶縁物質が露出されるように導電層を平坦化する段階と、を含むことを特徴とする請求項21に記載の平板形キャパシタの製造方法。
  24. 前記誘電膜及び上部電極を形成する段階は、
    結果物の上部に誘電膜を蒸着する段階と、
    前記誘電膜の上部に導電層を蒸着する段階と、
    前記導電層及び誘電膜を前記第3層間絶縁膜の表面が露出されるようにCMPする段階と、を含むことを特徴とする請求項21に記載の平板形キャパシタの製造方法。
  25. 前記導電層を蒸着する段階と、導電層及び誘電膜をCMPする段階間に、前記バッファ酸化膜を形成する段階と、をさらに含み、以後CMP段階時に前記バッファ膜が除去されることを特徴とする請求項21に記載の平板形キャパシタの製造方法。
  26. 前記下部電極、第2金属配線及び/または上部電極Ti、Ta、W、TiN、TaN、Al、Cu、Ru、Pt、Ir物質及びこれらの組み合わせ膜のうち選択される何れか一つよりなることを特徴とする請求項21に記載の平板形キャパシタの製造方法。
  27. 前記下部電極、第2金属配線及び/または上部電極は、250ないし500℃の温度範囲で蒸着することを特徴とする請求項26に記載の平板形キャパシタの製造方法。
  28. 前記下部電極、第2金属配線及び/または上部電極はCVD、PVD、ALD及び電気メッキ方式のうち選択される何れか一つで形成することを特徴とする請求項27に記載の平板形キャパシタの製造方法。
  29. 前記誘電膜は、SiO、Si、Ta、Al、HfO、ZrO、BST、PZT及びST膜のうち選択される何れか一つよりなることを特徴とする請求項21に記載の平板形キャパシタの製造方法。
  30. 前記第1ないし第4層間絶縁膜は、同じエッチング選択比を有する絶縁膜であることを特徴とする請求項21に記載の平板形キャパシタの製造方法。
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