KR20030071487A

KR20030071487A - 반도체 칩을 탑재한 웨이퍼

Info

Publication number: KR20030071487A
Application number: KR10-2003-0005101A
Authority: KR
Inventors: 히로까와다이찌; 고바야시헤이지
Original assignee: 미쓰비시덴키 가부시키가이샤; 료덴 세미컨덕터 시스템 엔지니어링 (주)
Priority date: 2002-02-28
Filing date: 2003-01-27
Publication date: 2003-09-03
Also published as: JP2003257895A; US20030160303A1; TW586162B; TW200303585A

Abstract

웨이퍼에는, 예를 들어 다이내믹ㆍ랜덤ㆍ액세스ㆍ메모리 등의 복수의 반도체 칩(4)이 형성되어 있다. 반도체 칩(4)은 다이싱 라인 영역(6)에 의해 구획되어 있다. 웨이퍼 상에 실리콘 산화막이 형성되어 있다. 다이싱 라인 영역(6)에 위치하는 절연막에는 파형 홈(8)이 형성되어 있다. 반도체 칩을 구성하는, 예를 들어 배리어 메탈 등의 금속막은 파형 홈(8)의 표면도 덮도록 형성된다. 그 금속막의 막응력이 다방향으로 분산된다. 이에 의해, 웨이퍼의 휨을 확실히 완화시켜 정전 척 에러가 억제되는 반도체 칩을 탑재한 웨이퍼를 얻을 수 있다.

Description

반도체 칩을 탑재한 웨이퍼 {SEMICONDUCTOR CHIP MOUNTING WAFER}

본 발명은 반도체 칩을 탑재한 웨이퍼에 관한 것으로, 특히 웨이퍼의 휨을 완화할 수 있는 반도체 칩을 탑재한 웨이퍼에 관한 것이다.

반도체 칩은 웨이퍼에 열처리 공정, 성막 공정, 사진 제판 공정 및 에칭 공정 등의 많은 처리를 실시함으로써 형성된다. 이에 의해, 반도체 칩으로서의 기능을 발휘하기 위한 반도체 소자나 반도체 소자 사이를 연결하는 배선 등이 형성되게 된다.

최근, 반도체 장치의 미세화에 수반하여 그 제조 프로세스에 있어서의 웨이퍼의 휨이 문제가 되고 있다. 예를 들어, 금속 배선을 형성하기 위해 웨이퍼 상에 소정의 도전성막을 형성했을 때에, 도전성막 자체의 막응력에 의해 웨이퍼가 일정한 방향으로 휘어져 버린다.

그러한 웨이퍼의 휨을 해소하기 위한 기술이, 예를 들어 일본 특허 공개 평11-186119호 공보에 기재되어 있다. 이에 대해 설명한다. 우선, 도17에 도시한 바와 같이, 웨이퍼(102)에 복수의 반도체 칩(104)이 형성되어 있다. 반도체 칩(104)과 반도체 칩(104) 사이에는 다이싱 라인 영역(106)이 마련되어 있다.

그 다이싱 라인 영역(106)에서는 도18에 도시한 바와 같이, 반도체 기판[웨이퍼(102)](101)에 홈(108)이 형성되어 있다. 반도체 칩의 제조 공정에 있어서, 웨이퍼(102) 상에 형성되는 막의 막응력이 비교적 강한 경우에 웨이퍼(102)를 휘어지게 하는 힘이 홈(108)에 의해 완화되게 된다.

이처럼, 종래 다이싱 라인 영역(106)에 홈(108)을 마련함으로써, 웨이퍼(102)의 휨을 해소하고 있었다.

그러나, 상술한 종래의 반도체 칩을 탑재한 웨이퍼에 있어서는 다음과 같은 문제점이 있었다.

반도체 칩을 탑재한 웨이퍼(102)에 있어서는, 다이싱을 행하기 전에 웨이퍼(102)의 이면에 연마가 실시되어서 웨이퍼(102)의 두께가 보다 얇아진다.그로 인해, 상술한 종래의 홈(108)만으로는 웨이퍼의 휨을 해소하기에는 충분하지 않으며, 웨이퍼(102) 상에 형성된 다층 배선을 이루는 금속막 등의 막응력에 의해 웨이퍼(102)가 휘어지기 쉽다라는 문제가 여전히 남아 있었다.

또한, 다이싱을 행하기 전에 웨이퍼 상태에서 전도체 칩(104)의 전기적 측정을 행하는 경우나 웨이퍼(102) 상에 형성된 소정의 막의 막두께를 측정하는 경우 등에 있어서, 정전 척에 의해 웨이퍼를 잡을 때에 웨이퍼(102)를 확실히 고정할 수 없다는 문제(정전 척 에러)가 발생하였다.

본 발명은 상기 문제점을 해소하기 위해 이루어진 것이며, 그 목적은 웨이퍼의 휨을 확실히 완화시켜 정전 척 에러가 억제되는 반도체 칩을 탑재한 웨이퍼를 제공하는 것이다.

본 발명에 관한 제1 반도체 칩을 탑재한 웨이퍼는 복수의 칩 영역과 다이싱 라인 영역과 절연막과 파형 홈부와 소정의 층을 구비하고 있다. 복수의 칩 영역에서는 반도체 칩이 각각 형성되어 있다. 다이싱 라인 영역은 복수의 칩 영역을 각각 절단하기 위해 형성되어 있다. 절연막은 복수의 칩 영역 및 다이싱 라인 영역을 씌우도록 형성되어 있다. 파형 홈부는 다이싱 라인 영역에 위치하는 절연막 부분에 형성되어 있다. 소정의 층은 파형 홈부를 포함하는 절연막 상에 형성되어 반도체 칩을 형성한다.

이 구성에 따르면, 다이싱 라인 영역에 위치하는 절연막 부분에 파형 홈이 형성되고, 소정의 층으로서 배리어 메탈 등의 금속막이 파형 홈의 표면을 씌우도록형성됨으로써, 금속막의 막응력이 다방향으로 분산된다. 게다가, 파형 홈에서는 홈의 표면적이 보다 커지므로 다방향으로 막응력을 분산할 수 있는 영역이 증가하고, 웨이퍼의 두께가 보다 얇아져 금속막의 막응력의 영향을 받기 쉬워져도, 웨이퍼에 작용하는 스트레스가 충분히 완화되어 웨이퍼의 휨을 확실히 경감할 수 있다. 또한, 웨이퍼의 휨이 경감되는 결과, 정전 척 에러의 발생도 억제되게 된다.

구체적으로, 복수의 칩 영역에 있어서 인접하는 2개의 칩 영역 사이에 위치하는 다이싱 라인 영역에는 파형 홈부가 적어도 2개 배치되어 있는 것이 바람직하다.

이에 의해, 파형 홈 내의 표면적이 증가하여 막응력을 효과적으로 완화할 수있다.

본 발명의 하나의 국면에 있어서의 제2 반도체 칩을 탑재한 웨이퍼는 복수의 칩 영역과 다이싱 라인 영역과 절연막과 홈부와 소정의 층을 구비하고 있다. 복수의 칩 영역에서는 반도체 칩이 각각 형성되어 있다. 다이싱 라인 영역은 복수의 칩 영역을 각각 절단하기 위해 형성되어 있다. 절연막은 복수의 칩 영역 및 다이싱 라인 영역을 씌우도록 형성되어 있다. 홈부는 다이싱 라인 영역에 위치하는 절연막 부분에 형성되어 있다. 소정의 층은 홈부를 포함하는 절연막 상에 형성되어 반도체 칩을 형성한다. 홈부는 홈부의 단면에 있어서 제1 폭을 갖는 제1 부분과, 제2 폭과는 다른 제2 폭을 갖는 제2 부분을 구비하고 있다.

이 구성에 따르면, 다이싱 라인 영역에 위치하는 절연막에 형성되는 홈부에 있어서 제1 폭을 갖는 제1 부분과, 제2 폭을 갖는 제2 부분을 구비하고 있음으로써, 동일한 폭만을 갖고 형성된 홈부의 경우보다도 홈부 내에 있어서의 표면적이 보다 커진다. 그리고 소정의 층으로서 예를 들어, 금속막이 그 홈부의 표면을 씌우도록 형성됨으로써, 막응력을 분산할 수 있는 영역(면적)이 증가한다. 이에 의해 웨이퍼의 두께가 보다 얇아져 막응력의 영향을 받기 쉬워져도, 웨이퍼에 작용하는 스트레스가 충분히 완화되어 웨이퍼의 휨을 확실히 경감할 수 있다. 또한, 웨이퍼의 휨이 경감되는 결과, 정전 척 에러의 발생도 억제되게 된다.

도1은 본 발명의 제1 실시 형태에 관한 반도체 칩을 탑재한 웨이퍼를 도시한 도면.

도2는 상기 실시 형태에 있어서, 도1에 도시된 A 부분의 부분 확대 평면도.

도3은 상기 실시 형태에 있어서, 도1에 도시한 웨이퍼 제조 방법의 일공정을 도시하는, 도2에 도시된 단면선 Ⅲ-Ⅲ에 대응하는 단면도.

도4는 상기 실시 형태에 있어서, 도3에 도시한 공정 후에 행해지는 공정을 도시한 단면도.

도5는 상기 실시 형태에 있어서, 도4에 도시한 공정 후에 행해지는 공정을 도시한 단면도.

도6은 상기 실시 형태에 있어서, 도5에 도시한 공정 후에 행해지는 공정을 도시한 단면도.

도7은 상기 실시 형태에 있어서, 도6에 도시한 공정에 있어서의 부분 평면도.

도8은 상기 실시 형태에 있어서, 도7에 도시한 공정 후에 행해지는 공정을 도시한 단면도.

도9는 상기 실시 형태에 있어서, 도8에 도시한 공정 후에 행해지는 공정을도시한 단면도.

도10은 상기 실시 형태에 있어서, 웨이퍼의 휨의 완화를 설명하기 위한 부분 평면도.

도11은 상기 실시 형태에 있어서, 웨이퍼 휨의 완화를 설명하기 위한 부분 단면도.

도12는 상기 실시 형태에 있어서, 도1에 도시한 웨이퍼의 다른 제조 방법의 일공정을 도시한 단면도.

도13은 상기 실시 형태에 있어서, 도12에 도시한 공정 후에 행해지는 공정을 도시한 단면도.

도14는 본 발명의 제2 실시 형태에 관한 반도체 칩을 탑재한 웨이퍼의 부분 단면도.

도15는 상기 실시 형태에 있어서, 도14에 도시한 웨이퍼의 제조 방법의 일공정을 도시한 단면도.

도16은 상기 실시 형태에 있어서, 도15에 도시한 공정 후에 행해지는 공정을 도시한 단면도.

도17은 종래의 반도체 칩을 탑재한 웨이퍼를 도시한 도면.

도18은 도17에 도시한 단면선 ⅩⅤⅢ-ⅩⅤⅢ에 있어서의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판

2 : 웨이퍼

4 : 반도체 칩

4a : 칩 형성 영역

6 : 다이싱 라인 영역

8 : 파형 홈

10 : 분리 산화막

11, 13, 22 : 실리콘 산화막

12 : 배선

14, 20 : 포토 레지스트

15 : 콘택트 홀

16 : 금속막

17 : 패시베이션막

18 : BPTEOS막

19a, 19b : TEOS막

<제1 실시 형태>

본 발명의 제1 실시 형태에 관한 반도체 칩을 탑재한 웨이퍼와 그 제조 방법에 대해 설명한다. 우선, 도1에 도시한 바와 같이 웨이퍼(2)에는, 예를 들어 다이내믹ㆍ랜덤ㆍ액세스ㆍ메모리(이하,「DRAM」이라 기록함) 등의 복수의 반도체 칩(4)이 형성되어 있다. 반도체 칩(4)은 다이싱 라인 영역(6)에 의해 구획되어 있다.

그 다이싱 라인 영역(6)에는 도2에 도시한 바와 같이 평면 배치상 파형의 형상을 갖는 파형 홈(8)이 형성되어 있다. 이 경우에는, 하나의 반도체 칩(4)에 대해 1개가 연결된 파형 홈(8)이 그 하나의 반도체 칩(4)을 둘러싸도록 배치되어 있다. 그로 인해, 인접하는 2개의 반도체 칩(4)에는 두개의 파형 홈(8)이 위치하고 있게 된다.

다음에, 상술한 반도체 칩을 탑재한 웨이퍼(2)의 제조 방법에 대해 설명한다. 우선, 도3에 도시한 바와 같이 웨이퍼로서의 반도체 기판(1)의 주표면에 소정의 단자 분리 산화막(10) 등을 형성함으로써, 반도체 칩(4)을 형성하기 위한 칩 형성 영역(4a)을 형성한다. 칩 형성 영역(4a)과 칩 형성 영역(4a) 사이에는 다이싱 라인 영역(6)이 형성된다.

다음에, 도4에 도시한 바와 같이, 반도체 기판(1) 상에 예를 들어 CVD(Chemical Vapor Deposition)법에 의해 실리콘 산화막(11)을 형성한다. 그 실리콘 산화막(11) 상에 배선(12)을 형성한다. 다음에, 도5에 도시한 바와 같이 배선(12)을 씌우도록 실리콘 산화막(11) 상에, 예를 들어 CVD법에 의해 막두께 500 내지 1000 ㎚(5000 내지 10000 Å)의 실리콘 산화막(13)을 형성한다.

다음에, 도6 및 도7에 도시한 바와 같이, 실리콘 산화막(13)에 소정의 콘택트 홀과 파형 홈을 형성하기 위한 포토 레지스트(14)를 형성한다. 그 포토 레지스트(14)를 마스크로서 실리콘 산화막(13, 11)에 이방성 에칭을 실시함으로써, 칩 형성 영역(4a)에서는 배선(12)의 표면을 노출하는 콘택트 홀(15)을 형성하고, 다이싱 라인 영역(6)에서는 파형 홈(8)을 형성한다.

다음에, 도8에 도시한 바와 같이, 예를 들어 스패터법에 의해 콘택트 홀(15)을 매립하도록 실리콘 산화막 상에 소정의 금속막(16)을 형성한다. 그 금속막(16)에 소정의 사진 제판 및 가공을 실시함으로써, 소정의 배선(도시하지 않음)을 형성한다.

그 후, 도9에 도시한 바와 같이 배선을 씌우도록 반도체 기판(1) 상에, 예를 들어 CVD법에 의해 패시베이션 막(17)을 형성한다. 이렇게 하여, 도1에 도시된 반도체 칩(4)이 형성된 웨이퍼(2)를 얻을 수 있다. 또한, 웨이퍼(2)에 있어서는 다이싱 전에 웨이퍼(2)의 이면에 연마 처리가 실시되어 웨이퍼(2)의 두께는 보다 얇아진다.

상술한 웨이퍼의 제조 방법에 따르면 우선, 다이싱 라인 영역에는 파형 홈(8)이 형성된다. 그리고 도10 및 도11에 도시한 바와 같이, 금속막(예를 들어 배리어 메탈)(16)은 다이싱 라인 영역(6)에 형성된 파형 홈(8)의 표면도 씌우도록 형성됨으로써, 금속막(16)의 막응력이 화살표 Y로 나타낸 바와 같이 다방향으로 분산된다.

특히, 파형 홈(8)에서는 홈의 표면적이 보다 커지므로 다방향으로 막응력을 분산할 수 있는 영역(면적)이 증가한다. 이에 의해, 웨이퍼(2)의 두께가 보다 얇아져 막응력의 영향을 받기 쉬워져도, 웨이퍼(2)에 작용하는 스트레스가 충분히 완화되어 웨이퍼(2)의 휨을 확실히 경감할 수 있다.

또, 상술한 예에서는 도6에 도시한 바와 같이, 파형 홈으로서 실리콘 산화막(11)의 도중 깊이까지 형성된 파형 홈(8)을 예로 들어 설명했지만, 도12에 도시한 바와 같이, 반도체 기판(1)의 표면이 노출되는 깊이의 파형 홈(8)을 형성해도 좋다.

이 경우에는, 도13에 도시한 바와 같이, 파형 홈(8)의 표면적이 더욱 커짐으로써 금속막(16)에 의해 웨이퍼(2)에 작용하는 스트레스가 보다 완화되어, 웨이퍼(2)의 휨을 더욱 경감할 수 있다.

또한, 도12에 도시한 공정에 있어서 예를 들어 파형 홈을 이방성 에칭에 의해 형성할 때, 에칭 종점을 용이하게 검출할 수 있어 파형 홈(8)의 깊이를 웨이퍼(2) 면 내에 있어서 거의 일정하게 할 수 있다. 이에 의해, 파형 홈(8)의표면적의 변동이 억제되어 웨이퍼(2)에 작용하는 스트레스가 거의 균일하게 완화되어, 웨이퍼(2)의 휨을 확실히 경감할 수 있다.

웨이퍼(2)의 휨이 경감됨으로써, 웨이퍼(2) 상태에서 반도체 칩(4)의 전기적 측정을 행하는 경우나 웨이퍼(2) 상에 형성된 막의 막 두께를 측정하는 경우 등에 있어서, 정전 척에 의해 웨이퍼를 잡을 때에, 웨이퍼를 확실히 고정할 수 없게 되는 정전 척 에러의 발생도 억제할 수 있다. 이에 의해, 원활하게 웨이퍼의 전기적 측정을 행할 수 있다.

또, 금속막(16)에 의해 형성되는 배선에 소정의 어닐 처리를 실시하는 경우에, 파형 홈(8) 내의 표면에 금속막(16)이 형성되어 있음으로써 웨이퍼(2)의 방열을 효과적으로 행할 수 있다.

또, 콘택트 홀(15)을 형성하는 공정과 파형 홈(8)을 형성하는 공정을 동일하게 행함으로써, 공정을 추가하지 않고 파형 홈(8)을 형성할 수 있다.

<제2 실시 형태>

본 발명의 제2 실시 형태에 관한 반도체 칩을 탑재한 웨이퍼와 그 제조 방법에 대해 설명한다. 우선, 전술한 바와 같이, 웨이퍼(2)에는 다이싱 라인 영역(6)에 의해 구획된 DRAM 등의 복수의 반도체 칩(4)이 형성되어 있다.(도1 참조)

그 다이싱 라인 영역(6)에는 소정의 홈이 형성되어 있다. 도14에 도시한 바와 같이, 홈(88)은 그 단면에 있어서 제1 폭(W1)을 갖는 홈 부분(88a)과 제1 폭보다도 긴 제2 폭(W2)을 갖는 홈 부분(88b)을 구비하고 있다.

다음에, 상술한 반도체 칩을 탑재한 웨이퍼의 제조 방법에 대해 설명한다.우선, 전술한 도3에 도시한 공정 후, 도15에 도시한 바와 같이, 반도체 기판 상에 실리콘 산화막(22)을 형성하고, 그 실리콘 산화막(22) 상에 예를 들어 CVD법에 의해 BPTEOS(Boro-Phospho-Tetra-Ethyl-Ortho-Silicate-glass)막(18)을 형성한다.

그 BPTEOS막(18) 상에, 예를 들어 CVD법에 의해 TEOS(Tetra-Ethyl-Ortho-Silicate-glass)막(19a)을 형성한다. 또한, BPTEOS막은 TEOS막에 불순물로서 보론과 인이 첨가된 막이다. 다음에, TEOS막(19a) 상에 소정의 배선(12)을 형성한다. 그 배선(12)을 씌우도록 TEOS막(19a) 상에, 또한 CVD법에 의해 TEOS막(19b)을 형성한다.

다음에, 도16에 도시한 바와 같이, TEOS막(19b) 상에 소정의 포토 레지스트(20)를 형성한다. 그 포토 레지스트(20)를 마스크로서 TEOS막(19b, 19a), BPTEOS막(18)에 이방성 에칭을 실시함으로써, 칩 형성 영역(4a)에서는 배선(12)의 표면을 노출하는 콘택트 홀(15)을 형성한다.

한편, 다이싱 라인 영역(6)에서는 실리콘 산화막(22)의 표면을 노출하는 홈(88)을 형성한다. 이 때, 동일한 에칭 조건하에서는, BPTEOS막(18)의 에칭율은 TEOS막(19b, 19a)의 에칭율보다도 빨라진다. 그로 인해, TEOS막(19b, 19a)에 비해서, BPTEOS막(18)에서는 BPTEOS막(18)에 서서히 형성되는 홈 부분에 있어서의 측면으로부터 대략 수평 방향을 향해 에칭이 진행되기 쉽다.

이에 의해, 완성된 홈(88)에서는 TEOS막(19a, 19b)에 형성되는 홈 부분(88a)의 폭(W1)보다도 BPTEOS막(18)에 형성되는 홈 부분(88b)의 폭(W2)쪽이 커진다. 그 결과, 홈(88) 내에 있어서의 표면적은 동일한 폭(W1)을 갖고 형성된 홈 내에 있어서의 표면적보다도 커진다.

다음에, 예를 들어 스패터법에 의해 콘택트 홀(15)을 매립하도록 실리콘 산화막 상에 소정의 금속막(16)을 형성한다(도14를 참조). 이 금속막(16)은, 배선(12)과 전기적으로 접속되는 배선을 형성하기 위한 금속막이다.

그 금속막(16)에 소정의 사진 제판 및 가공을 실시함으로써, 소정의 배선(도시하지 않음)을 형성한다. 다음에, 도13에 도시한 가공과 같이 그 배선을 씌우도록 반도체 기판(1) 상에, 예를 들어 CVD법에 의해 패시베이션 막(도시하지 않음)을 형성함으로써, 도1에 도시된 반도체 칩(4)이 형성된 웨이퍼(2)를 얻을 수 있다. 또, 웨이퍼(2)에 있어서는 다이싱 전에 웨이퍼(2)의 이면에 연마 처리가 실시되어 웨이퍼(2)의 두께는 보다 얇아진다.

상술한 웨이퍼의 제조 방법에서는 다이싱 라인 영역(6)에 형성되는 홈(88)에 있어서 TEOS막(19a, 19b)에 형성되어 폭(W1)을 갖는 홈 부분(88a)과 BPTEOS막(18)에 형성되어 폭(W2)을 갖는 홈 부분(88b)이 형성됨으로써, 동일한 폭(W1)만을 갖고 형성된 홈의 경우보다도 홈(88) 내에 있어서의 표면적이 보다 커진다. 금속막(16)이 그 홈(88)의 표면도 씌우도록 형성됨으로써, 막응력을 분산할 수 있는 영역(면적)이 증가한다.

이에 의해, 웨이퍼(2)의 두께가 보다 얇아져 막응력의 영향을 받기 쉬워져도, 웨이퍼(2)에 작용하는 스트레스가 충분히 완화되어 웨이퍼(2)의 휨을 확실히 경감할 수 있다.

그리고 전술한 바와 같이, 웨이퍼의 휨이 경감됨으로써, 정전 척 에러의 발생을 억제할 수 있고, 반도체 칩(4)의 전기적 측정 등을 원활하게 행할 수 있다.

또한, 상술한 실시 형태에서는 폭(W1)을 갖는 홈 부분(88a)이 상측에 형성되고, 폭(W2)을 갖는 홈 부분(88b)이 하측에 형성되는 경우를 예로 들어 설명했지만, TEOS막을 BPTEOS막의 하방에 형성함으로써 폭(W1)을 갖는 홈 부분(88a)을 하측에 배치하고, 폭(W2)을 갖는 홈 부분(88b)을 상측에 배치한 홈을 형성해도 좋다.

또한, 에칭 특성이 다른 절연막으로서 TEOS막과 BPTEOS막을 예로 들어 설명했지만, 그 외에 예를 들어 질화막, 스핀올글라스법에 의해 형성된 산화막(SOG 막) 혹은 고밀도 플라즈마법에 의해 형성된 산화막 등을 조합시켜도 좋다.

이들의 막을 적당히 조합함으로써, 에칭율이 서로 달라 표면적보다 큰 홈을 형성할 수 있다. 그 결과, 웨이퍼의 휨을 경감할 수 있는 동시에, 정전 척 에러를 방지할 수 있다.

또한, 전술한 바와 같이 금속막(16)에 의해 형성되는 배선에 소정의 어닐 처리를 실시하는 경우에, 홈(88) 내의 표면에 금속막(16)이 형성되어 있는 것으로, 웨이퍼(2)의 방열을 효과적으로 행할 수 있다.

또, 콘택트 홀(15)을 형성하는 공정과 홈(88)을 형성하는 공정을 동일하게 행함으로써, 공정을 추가하는 일이 없이 홈(88)을 형성할 수 있다.

상기 개시된 실시 형태는 모든 점에서 예시에 지나지 않으며, 본 발명을 제한하는 것은 아니라고 생각해야 할 것이다. 본 발명은 상기의 설명에 의해 제한되지 않고 특허 청구의 범위에 의해 개시되어, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경도 본 발명에 포함된다.

본 발명은 웨이퍼의 휨을 확실히 완화시켜 정전 척 에러가 억제되는 반도체 칩을 탑재한 웨이퍼를 제공할 수 있다.

Claims

반도체 칩이 각각 형성된 복수의 칩 영역과,

상기 복수의 칩 영역을 각각 절단하기 위한 다이싱 라인 영역과,

상기 복수의 칩 영역 및 상기 다이싱 라인 영역을 씌우도록 형성된 절연막과,

상기 다이싱 라인 영역에 위치하는 상기 절연막의 부분에 형성된 파형 홈부와,

상기 파형 홈부를 포함하는 상기 절연막 상에 형성되고, 상기 반도체 칩을 형성하기 위한 소정의 층을 구비한 것을 특징으로 하는 반도체 칩을 탑재한 웨이퍼.
제1항에 있어서, 상기 복수의 칩 영역에 있어서, 인접하는 2개의 칩 영역 사이에 위치하는 상기 다이싱 라인 영역에는 상기 파형 홈부가 적어도 2개 배치된 것을 특징으로 하는 반도체 칩을 탑재한 웨이퍼.
반도체 칩이 각각 형성된 복수의 칩 영역과,

상기 복수의 칩 영역을 각각 절단하기 위한 다이싱 라인 영역과,

상기 복수의 칩 영역 및 상기 다이싱 라인 영역을 씌우도록 형성된 절연막과,

상기 다이싱 라인 영역에 위치하는 상기 절연막 부분에 형성된 홈부와,

상기 홈부를 포함하는 상기 절연막 상에 형성되고, 상기 반도체 칩을 형성하기 위한 소정의 층을 갖고,

상기 홈부는, 상기 홈부의 단면에 있어서 제1 폭을 갖는 제1 부분과,

상기 제1 폭과는 다른 제2 폭을 갖는 제2 부분을 구비한 것을 특징으로 하는 반도체 칩을 탑재한 웨이퍼.